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短波扩频通信系统中数字相关器的FPGA设计与实现
摘要：基于FPGA设计的数字相关器，对前端模数／转换器在384kbps采样率下采得的数据进行希尔波特变换，再与本地序列做相关运算，最后将相关结果送给DSP，供DSP做进一步的处理。介绍了所选用的Stratix芯片，阐述了FPGA内部子模块的功能和设计实现方法，对所设计的FPGA数字相关器进行了仿真和校验，结果达到了设计要求。关键词：数字相关器FPGA希尔波特变换Stratix
采用FPGA器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗、提高了可靠性，同时还可以很方便地对设计进行在线修改。电路设计者可以通过软件编程，经过设计输入、仿真、测试和校验，用硬件实现特定的数字信号处理算法。这种方法由于具有通用性强的特点并可以实现算法的并行运算，因此无论是作为独立的数字信号处理器，还是作为DSP芯片的协处理器，目前都是比较活跃的研究领域。
短波通信具有设备简单、通信距离远、机动灵活、价格低廉和抗毁性强的特点，有着重要的应用价值。在短波通信系统中，接收方在信号检测、同步的过程中，要进行大量的乘加操作来做相关运算。在传输速率较高、样点间隔较小的情况下，完全由系统中央DSP处理器进行运算，很难实现实时处理。利用FPGA的特点，把信号同步数字相关部分分离出来，设计一个专用的数字相关器，作为中央DSP处理器的协处理器，来分担这部分工作，是一个很好的解决方案。本文阐述的就是这样一个应用在短波扩频通信系统的接收方中，完成数字相关功能的基于FPGA设计的相关器。
1Stratix系列芯片简介
本文采用Stratix系列芯片实现数字相关器。Stratix系列是著名的可编程逻辑器件供应商Altera公司于2002年新推出的FPGA产品。其主要特点是：采用1．5V内核，0．13μm全铜工艺，容量为10570～114140个逻辑单元，内嵌多达10Mbit的三种RAM块，即512bit容量的小型RAM，4KB容量的标准RAM，512KB的大容量RAM；具有True－LVDS（tm）电路，支持LVDS、LVPECL、PCML和HyperTranport（tm）差分I／O电气标准，且有高速通信接口；增加了片内终端匹配电阻，提高了信号完整性，简化了PCB布线；提供了完整的时钟管理方案，具有层次化的结构和多达12个锁相环（PLL）。
该系列芯片的最大特色是内嵌硬件乘法器和乘加结构的可编程DSP模块，特别适于实现高速信号处理。这种DSP模块是高性能的嵌入算术单元，它的运行速度可以达到250MHz，每个DSP模块的数据吞吐性能可以高达2．0GMACS。它可以配置为硬件乘法器、加减法器、累加器和流水线寄存器，如表1所示。
表1单个DSP单元的设置模式
模式9bitx9bit18bitx18bit36bitx36bit单个乘法器8个4个1个相乘累加器2个（结果为52bit）2个（结果52bit)――2个乘积求和4个2个――4个乘积求和2个1个――
Stratix系列具有多达28个DSP模块，可配置为224个（9bit×9bit）嵌入乘法器，可以为大数据吞吐量的应用提供灵活、高效和有价值的方案。这些DSP模块可以实现多种典型的DSP功能，如有限冲击响应（FIR）滤波、快速傅立叶变换（FFT）功能、相关器和加密／解密功能等。
Stratix系列由Altera公司提供的新一代开发软件QuartusII支持。此软件加强了网络功能，设计人员可以直接通过Internet获得Altera的技术支持。QuartusII软件中的MegawizardPlus＿InManager工具可以很方便地对一些常用的基本模块进行定制，以满足不同的需要；设计人员还可以在定制后的基础上，进行进一步的改进，扩展出更多的功能。
2FPGA模块设计
数字相关器在短波扩频通信系统中的具体功能是：接收A／D采样后的采样信号，对采样信号进行希尔波特变换，得到与其正交的另一路信号；然后以这两路信号分别作为实部和虚部，与本地序列进行相关运算，将相关值的实部和虚部送给DSP做后续处理，如图1所示。只有包含有正确同步头信息的信号经采样后与本地序列作相关运算，得到的相关值的模值才会出现峰值；对应于发端特定的同步头帧结构，相关后的相关峰也会出现规律性的特征。这样，DSP才可以通过先对相关值求模，然后对模值出现的峰值的间隔、幅值和数目等信息进行判断和进一步处理，来确定是否捕捉到信号。下面具体介绍完成上述数字相关功能的FPGA的设计。FPGA设计的内部结构框图如图2所示。
2．1希尔波特变换部分
系统接收到的射频信号经过前端预处理后，送到A／D采样，然后以串行方式输出样点值到FPGA。每个样点值是用10bit的二进制补码表示的，需先通过一个串／并转换器转化为宽度为10bit的并行信号。样点值首先要进行的是希尔波特变换，希尔波特变换有多种实现方法，这里采用一个129阶的滤波器来实现，滤波器的抽头系数由MATLAB函数remez产生，如图3所示。
将10bit的并行信号输入到一个10bit×129的RAM模块，采用循环写入的方式，RAM模块类似一个桶形循环存储器?熏较早存入RAM的信号值就会被新来的数据覆盖掉，这样就与图3所示的输入信号先进先出是等效的。经MATLAB函数remez产生的抽头系数是一组变换范围很大的带有小数部分的十进制数，为了能够进行后续的硬件运算，需要对这组十进制数作归一量化处理，把它们映射到宽度为14bit的有符号的二进制数所能表示的范围上去，即转化为14bit的二进制补码数。这组抽头系数在运算的过程中是固定不变的，所以可以把它们固化在片内ROM模块中，与RAM中的值同步读出，再经过两组D触发器对齐后，送到一个10bit×14bit的有符号数的相乘累加器做相乘累加运算。相乘后的数据宽度是24bit，但是由于对固定数据宽度的有符号的二进制数进行加减运算时，会出现结果超出固定数据宽度所能表示的范围，即溢出现象，导致运算结果错误，所以就要为这里进行的129次累加操作留有一定的数据宽度富裕量，每次把乘积符号扩展4bit再进行累加操作，这样输出就是一个28bit的有符号数，即是所需的虚部。由于在将抽头系数从十进制到二进制的归一量化过程中，人为地将其扩大了许多倍，所以与每个虚部相对应的'实部从中心抽头输出后，需经过一个固定倍数的乘法器，扩大同样的倍数来与虚部保持一致。
相乘累加模块是希尔波特变换部分的核心单元，这里用到了Stratix器件独特的嵌入式DSP模块。在Quartus的MegawizardPlus＿InManager中选择ALTMULT＿ACCUM（MAC）定制相乘累加模块。首先系统会提示只有Stratix系列才可以定制此类型模块，本例选择的两个输入端分别是10位和14位的有符号数，与RAM和ROM的输出端相连，再将累加后的输出端设为28位。这里有意预留了4位，用来防止在129次累加的过程中出现数据溢出的现象。将时钟、使能、清零等设置好后，即可生成所需的相乘累加模块，在编译的过程中Quartus就会自动把这部分配置到嵌入式DSP模块中，而不去占用片内的逻辑单元。这样就把原本用几个模块完成的功能用单个模块实现了，同时也提高了运行的可靠性。
2．2相关运算部分
样点值经过希尔波特变换得到的实部和虚部两部分，将分别存储到两个具有80个存储单元的RAM中，同样是采用循环写入的方式，类似于DSP编程中的桶形存储区。由于本文所应用的短波系统采用的是每个码元取五个采样点，而本地序列是一个码元对应一个数值，所以在做相关运算时是从当前的80个样点值里，每隔4个点取一个值，共取出16个样点值，依次与本地序列的16个值做相乘累加。下一次操作就把当前样点向后移一位，按同样的方法取点运算。这样依次进行，每一个样点值都会产生一个与其相对应的相关值。反映在FPGA内部，就要求RAM从当前存入的值开始，向前每隔4个单元取一个值作为输出。这样在一个样点间隔内，就从RAM中依次读出16个值，与从ROM中同步读出的16个本地序列值做相关运算。此时的相关运算中的乘法就需要是复数相乘，其结果也是复数，分两路输出实部和虚部，对这两路结果分别进行累加运算，即可得到所需的相关值的实部和虚部。
复数相乘模块是相关运算部分中的重要环节。从RAM中读出的实部和虚部组成的信号值，与从ROM中读出的本地序列值，在这里要进行复数相乘运算。复数相乘模块结构图如图4所示，a、b、c、d分别代表信号和本地序列的实部和虚部，按照式子（a＋jb）×（c＋jd）＝（ac－bd）＋j（ad＋bc）的组合进行相乘加减。这里需要说明的是，考虑到后面要与DSP相连，数据的宽度被限制在32位。所以对于乘法器B和D而言，28bit与9bit相乘得到的结果应是37bit。这里在定制乘法器的时候强行把它限制为32bit，去掉了最高位的多余符号位，舍去了低4位。这样处理带来的后果就是人为地将乘积缩小了16倍。如果对乘法器A和C的结果不做处理，直接进行加减运算，则结果将导致严重的错误。因此对于乘法器A和C，应该人为地将其输出值右移4位，同样地缩小16倍，再进行下一步的加减运算，就可以有效地避免上述的错误。这样输入的4个数值经过几个时钟周期的运算后，输出的两个数值就是所求的复数相乘结果。这里的4个有符号数乘法器都会在编译时自动地配置到Stratix器件的嵌入式DSP模块上去。
2．3总体控制模块和接口部分
2．3．1总体控制模块
系统上电后，FPGA内部各模块都处于运行状态，各个模块相互连接，各自有运行时序，所以为了保证各模块依次先后运作，并得出正确的结果，就需要一个指挥控制模块对各模块进行准确的控制。这里采用两个工作在80MHz和40MHz时钟下的主从计数器对相关部分和希尔波特变换部分各模块进行控制。在一个样点间隔内，根据计数器不同的计数值，利用不同的组合逻辑电路产生各个模块的使能、清零等信号，保证各模块在正确的时序下运行。为了提高FPGA处理的效率，希尔波特变换部分和相关部分实际上是并行工作的。在同一个样点间隔时间内，希尔波特变换部分处理的是当前输入的样点数据，而相关部分是在处理上一个样点间隔内希尔波特变换部分输出的结果。这两部分之间之所以能够进行相互协调和并行运行，就是由于有来自总体控制模块的各种控制信息。
2．3．2接口部分
FPGA有两个接口，一个与A／D接口，另一个与DSP接口。在与A／D的接口部分中，有三个输入端data＿in、FS和SLCK，data＿in用来串行输入A／D转换来的样点值；FS为帧同步信号，它在输入到FPGA后用来驱动FPGA内部的总体控制模块；SCLK为移位时钟，它控制A／D与FPGA之间数据串行传输的移位。在与DSP的接口部分中，data＿out[15．．0]用来输出FPGA运算的结果，与DSP的数据总线挂接在一起，在FPGA内部设置一个三态门，开门信号就是FPGA的片选信号CE。当CE不选通的时候，三态门输出为高阻状态，不会影响DSP的数据总线。在每一个样点间隔的时间内，FPGA运算出相关值的实部和虚部，将它们分别锁存在四个16bit锁存器中，并将与DSP相连的data＿ready信号置高电平，表示数据已经准备好。DSP检测到data＿ready为高后会进行读操作，用地址总线的高几位产生出片选信号将FPGA选通，通过地址总线的低两位A0、A1来选择四个锁存器的其中一个，依次读取实部和虚部两个32位数的高16位和低16位。FPGA内部会对DSP的读操作计数，确认数据分四次读出后，则将data＿ready置低，直到下一次运算完毕后再抬高。
3仿真和校验
各子模块设计好后，可以用图形方式或文本方式将各个模块连接起来，对顶层设计进行编译。这里选用的是Stratix系列中容量最小的一种：EP1S10F780C7，编译后产生的编译报告如图5所示。
无论是片内逻辑单元、片内RAM还是DSP嵌入块，所选的EP1S10F780C7芯片都还有相当一部分余量。但是，如果是选用其它系列的芯片，没有嵌入式的DSP模块，最后其所占用的片内逻辑单元会远不止这么多。
编译完成后即可进行仿真和校验，这部分可分为三个过程。对于同一块数据，先在Quartus下进行仿真，产生出一系列相关值。然后在MATLAB环境下利用其绘图方便的特性，完全按照FPGA中各模块处理数据的方法，编一段程序对数据进行处理，并画出处理结果的图形，如图6所示。理论上其处理结果应和Quartus的仿真结果完全一样，实际比较得出两者确实完全一样。最后在MATLAB中从理论上运用纯软件的方法编一段程序，对数据进行处理，并画出处理后的相关峰图，如图7所示。
可以比较出这两种图形所显示的相关峰的幅度与相对位置都基本一致。这就说明用FPGA对数据进行处理的结果和理论方法的处理结果是吻合的，这也就验证了FPAG设计的正确性。由于FPGA所进行的只是初相关，所以图7显示的相关峰幅度不大，数据送到DSP后要进行二次相关等处理，然后用于信号的捕获和同步。
本文阐述了短波扩频通信系统中用于信号同步捕获的数字相关器的FPGA实现，并对所选的Stratix系列器件进行了介绍。在384kbps的采样速率下，由外部提供40MHz的时钟，此相关器工作性能稳定，运算结果正确，能很好地配合DSP工作，完成对样点数据的希尔波特变换和相关处理。
基于FPGA的数字系统设计
文章通过分析传统数字系统分析方法及特点,介绍FPGA的`特点和优势,提出了数字系统设计与FPGA相结合的构想.
作 者：杨真理 作者单位：扬州职业大学电子工程系 刊 名：中国科技信息 英文刊名：CHINA SCIENCE AND TECHNOLOGY INFORMATION 年，卷(期)： “”(17) 分类号： 关键词：EDA技术 数字系统 FPGA基于FPGA的嵌入式系统FLASH接口设计与实现
介绍了嵌入式系统中FPGA与FLASH接口的设计过程.利用Verilog HDL语言设计有限状态机完成对FLASH的编程操作,并在Modelsim中对设计结果进行仿真.实验证明该方法简单可靠.
作 者：邓建平张辉 刘建平DENG Jian-ping ZHANG Hui LIU Jian-ping 作者单位：国防科技大学机电工程与自动化学院机器人实验室,长沙,410073 刊 名：电光与控制 ISTIC PKU英文刊名：ELECTRONICS OPTICS & CONTROL 年，卷(期)： 13(5) 分类号：V271.4 TP334 关键词：FPGA FLASH 有限状态机 接口设计基于FPGA的直接数字频率合成器的设计和实现
摘要：介绍了利用Altera的FPGA器件（ACEX EP1K50）实现直接数字频率合成器的工作原理、设计思想、电路结构和改进优化方法。关键词：直接数字频率合成（DDS） 现场可编程门阵列（FPGA）
直接数字频率合成（Direct Digital Fraquency Synthesis,即DDFS，一般简称DDS）是从相位概念出发直接合成所需要波形的一种新的频率合成技术。
目前各大芯片制造厂商都相继推出采用先进CMOS工艺生产的高性能和多功能的DDS芯片（其中应用较为广泛的是AD公司的AD985X系列），为电路设计者提供了多种选择。然而在某些场合，专用的DDS芯片在控制方式、置频速率等方面与系统的要求差距很大，这时如果用高性能的FPGA器件设计符合自己需要的DDS电路就是一个很好的解决方法。
ACEX 1K是Altera公司着眼于通信、音频处理及类似场合的应用而推出的FPGA器件芯片系列，总的来看将会逐步取代FLEX 10K系列，成为首选的中规模器件产品。它具有如下特点：
（1）ACEX 1K采用查找表（LUT）和EAB（嵌入式阵列块）相结合的结构，特别适用于实现复杂逻辑功能存储器功能，例如通信中应用的数字信号处理、多通道数据处理、数据传递和微控制等。
（2）典型门数为1万到10万门，有多达49152位的RAM（每个EAB有4096位RAM）。
（3）器件内核采用2.5V电压，功耗低，能够提供高达250MHz的双向I/O功能，完全支持33MHz和66MHz的PCI局部总线标准。
（4）具有快速连续式延时可预测的快速通道互连（Fast Track）；具有实现快速加法器、计数器、乘法器和比较器等算术功能的专用进位链和实现高速多扇入逻辑功能的专用级连接。
ACEX EP1K50具有典型门数50000门，逻辑单元2880个，嵌入系统块10个，完全符合单片实现DDS电路的要求。因此采用它设计DDS电路，设计工具为Altera的下一代设计工具Quartus软件。
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1 DDS电路工作原理
图1所示是一个基于的DDS电路的工作原理框图。
DDS的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波。电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器（LPF）。频率累加器对输入信号进行累加运算，产生频率控制数据X（frequency data或相位步进量）。相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率的2进制码进行累加运算，是典型的反馈电路，产生累加结果Y。幅度/相位转换电路实质上是一个波形寄存器，以供查表使用。读出的数据送入D/A转换器和低通滤波器。
具体工作过程如下：
每来一个时钟脉冲Fclk，N位加法器将频率控制数据X与累加寄存器输出的'累加相位数据相加，把相加后的结果Y送至累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据X相加；另一方面将这个值作为取样地址值送入幅度/相位转换电路（即图1中的波形存储器），幅度/相位转换电路根据这个地址输出相应的波形数据。最后经D/A转换器和低通滤波器将波形数据转换成所需要的模拟波形。
相位累加器在基准时钟的作用下，进行线性相位累加，当相位累加器加满量时就会产生一次溢出，这样就完成了一个周期，这个周期也就是DDS信号的一频率周期。
DDS输出信号的频率由下式给定：
Fout=(X/Y) ×Fclk
假定基准时钟为70MHz，累加器为16位，则Y=2 16=65536
Fclk=70MHz
再假定X=4096,则
Fout=(4096/65536) ×70=4.375MHz
可见，通过设定相位累加器位数、频率控制字X和基准时钟的值，就可以产生任一频率的输出。DDS的频率分辨率定义为：
Fout=Fclk/Y (2)
由于基准时钟一般固定，因此相位累加器的位数就决定了频率分辨率。如上面的例子，相位累加器为16位，那么频率分辨率就可以认为是16位。位数越多，分频率越高。
2 利用FPGA设计DDS电路
在用FPGA设计DDS电路
的时候，相位累加器是决定DDS电路性能的一个关键部分，小的累加器可以利用ACEX器件的进位链得到快速、高效的电路结构。然而由于进位链必须位于临近的LAB（逻辑阵列块）和LE（逻辑单元）内，因此长的进位链势必会减少其它逻辑使用的布线资源，同时过长的进位链也会制约整个系统速度的提高。
另一种提高速度的办法是采用流水线技术，即把在一个时钟内要完成的逻辑操作分成几步较小的操作，并插入几个时钟周期来提高系统的数据吞吐率。但是流水线技术比较适合开环结构的电路，要用在累加器这样的闭环反馈的电路中必须谨慎考虑，以保证设计的准确无误。
综合考虑后，相位累加器采用进位链和流水线技术相结合的办法来证明，这样既能保证较高的资源利用率，又能大幅提高系统的性有和速度。
相位/幅度转换电路是DDS电路中的另一个关键部分，设计中面临的主要问题就是资源的开销。该电路通常采用ROM结构，相位累加器的输出是一种数字式锯齿波，通过取它的若干位作为ROM的地址输入，而后通过查表和运算，ROM就能输出所需波形的量化数据。
在FPGA（针对Altera公司的器件）中，ROM一般由EAB实现，并且ROM表的尺寸随着地址位数或数据位数的增加成指数递增关系，因此在满足信号性能的前提条件下，如何减少资源的开销就是一个重要的问题。在实际设计时我们充分利用了信号周期内的对称性和算术关系来减少EAB的开销。
在实际设计中，根据项目具体要求，还设计了一个系统控制电路。
综合以上考虑，整个DDS电路的电路结构如图2所示。
采用Verilog硬件描述语言实现整个电路，不仅利于设计文档的管理，而且方便设计的修改和扩充，还可以在不同FPGA器件之间实现移植。
由图2可以清楚地看出，整个系统只加入了一级流水线来提高速度。需要说明的是，在ROM和系统控制电路之间也可以加入流水线，但实际仿真表明效果不明显，反而消耗了更多的资源，因此综合考虑后只加入一级流水线。
为了进步提高速度，在设计相位累加器模块和加法器模块时并没有采用FPGA单元库中16～32位加法器，尽管它们可以很容易地实现高达32位的相位累加器，但当工作频率较高时，它们较大的延时不能满足速度要求，故不可取。因此，具体实现时我们分别用了4个和8位4位的累加器以流水线的方式实现16位和32位累加器和加法器。比较仿真结果表明采用流水线技术可以大大提高系统的工作速度。
由前面分析可知，相位/幅度变换电路是比较难实现的电路，不仅要解决速度的问题，还要考虑节省资源的问题。如果有效利用FPGA的有限资源，是实现相位/幅度变换电路的最关键的一点。
在实际运用中，我们将着眼点主要放在了节省资源上，相位/幅度转换电路中的主要问题在于ROM的大小。由于设计的DDS电路主要用于数字视频编码中，只需要输出余弦（正弦）波，故考虑了以下的优化方式：余弦波信号对于x=π直线成偶对称，基于此可以将ROM表减至原来的1/2，再利用左半周期内，波形对于点（π/2，0）成奇对称，进一步将ROM表减至最初的1/4，因此通过一个正弦码表的前1/4周期就可以变换得到的正弦和余弦的整个周期码表。这样就节省了将近3/4的资源，非常可观。
系统控制电路主要是根据是否需要相位调制（BPSK）及频率调制（BFSK），系统时钟是否需要分频得到所需的基准时钟，频率码的输入方式是串行、并行还是微机接口方式，如何控制输出等具体要求而设计的。这一电路可以灵活设计，凸现FPGA的优点所在。
3 利用ACEX EP1K50实现的DDS电路和专用DDS芯片的比较
（1）系统速率：用ACEX EP1K50实现DDS电路，16位精度（分辨率）的DDS电路最高频率达到148MHz，32位精度（分辨率）的电路最高工作频率为107MHz，可以看出这个频率已经是比较高了；而采用专用DDS芯片，频率可在数十至数百兆赫兹之间，如AD9850为125MHz，AD9851为180MHz，比较新的AD9854已经达到300MHz。用FPGA实现的DDS电路能工作在如此之高的频率主要依赖于ACEX EP1K50器件先进的结构特点，以及前面提出的多种优化措施。
（2）可控性：虽然有的专用DDS芯片的功能也比较多，但控制方式却是固定的，因此不一定是我们所需要的。而利用ACEX EP1K50器件则可以根据需要方便地实现各种比较复杂的调频、调相和调幅功能，具有良好的实用性。
（3）信号质量：专用DDS芯片由于采用特定的集成工艺，内部数字信号抖动很小，可以输出高质量的模拟信号；利用ACEX EP1K50器件也能输出较高质量的信号，虽然达不到专用DDS芯片的水平，但信号精度误差在允许范围之内。
（4）成本：专用DDS芯片价格较高，而将用FPGA器件设计的DDS电路嵌入到系统中并不会使成本增加多少。
利用Altera公司的ACEX EP1K50器件，通过各种优化措施，设计开发的DDS电路，达到了预期的目的，具有较高的性价化。
基于ARCGIS的数字校园系统的设计与实现
介绍了采用ArcGIS Desktop软件与3DSMAX建立的数字校园系统的设计思想及其具体实现.文章给出系统设计的原则,建立数字校园系统的'主要流程及其关键技术.
作 者：张王菲 唐建蓉 周靖斐 巴晓娟 ZHANG Wang-fei TANG Jian-rong ZHOU Jing-fei BA Xiao-juan 作者单位：西南林学院资源学院,650022,云南省昆朋市 刊 名：曲阜师范大学学报（自然科学版） ISTIC英文刊名：JOURNAL OF QUFU NORMAL UNIVERSITY(NATURAL SCIENCE) 年，卷(期)： 34(1) 分类号：P208 关键词：数字校园 ARCGIS 设计 实现浅析数字律师事务所应用系统设计与实现论文
近年来，我国公民法律意识不断提高，律师和律师事务所数量和业务不断扩大。但律师职业能力和律师事务所管理水平与国际相比还存在很大差距，尤其是信息化管理水平相对较低。提升我国律师事务所管理水平，缩小与国外律师所的差距，争取早日与国际接轨，是摆在我们面前的一个紧迫的难题。国际对律所信息化建设比较一致的观点认为一个律所信息化会经历起步、增长、发展和成熟四个阶段，起步阶段的特征是用软件处理数据，增长阶段则有个软件系统，发展阶段的特征是有集成化的技术和系统，而成熟阶段则是将用户、内部律师、客户端集成在一起。
1 目的及意义
随着公民的法律意识越来越高，传统的律师事务所业务流程与发展模式不能满足客户和行业的需求。全国各地法院都建立了电子法院系统，从立案到审查，再到结案的各个环节都已经进入到了数字化的时代。各类卷宗归档的数字化也必将在不久的将来成为行业的主流形式。截止到 年3 月，全国执业律师数量达到29.7 万人，律师事务所达到2.4 万多家，与4 年前相比增幅分别达38%和20%。数字律师事务所应用系统是一个具有广泛需求的潜在市场，应用先进的软件管理系统，能促进律所管理规范化，提高管理能力和服务水平。
数字律师事务所应用系统的实现使得律师事务所内部管理实现了有序化、规范化、并通过资源共享，有效地进行资源的优化与调配，极大地提高了办公效率，并通过网络化管理的窗口，大力推展业务。通过信息有效的整合，提高服务质量、竞争力、促进我国法治建设。
2 行业特点
与一般企业相比，律师事务所的日常工作具有如下特点：
1)办公场所和办公时间相对灵活。
2)工作人员之间的工作彼此独立而又不可分割。
3)涉及到大量的文书处理。
4)需要同客户进行交互。
3 系统开发方案
针对行业特点和对系统功能的调研和需求分析，本系统设计以案件管理为核心，以律师管理为基础，把案件、律师、客户及日常行政管理等信息进行紧密关联，来协助律师进行移动式网络化办公，对律师日常工作中的客户、案件卷宗、日程安排、法律法规、法律文书等文件和信息进行智能化的处理，协助律师和律师事务所对纷繁复杂的信息进行有效的管理，从而极大地提高工作效率和管理水平。
目前国内律师事务所管理系统主要分为以下类型：一是基于简单的局域网共享的，基于简单的局域网共享架构简单，入手快。但律师事务所的工作效率并没有得到显著提高。第二种是单机版架构，单机的`律师事务所管理系统可以实现一些律师事务所的管理功能，但在协同工作、资源共享上显得力不从心。三是基于C/S 架构，此类系统是由服务器与客户端构成，律师们利用客户端就可以实现远程办公，资料的共享调阅，工作流程的管理，财务，权限管理等。但此类系统必须安装客户端，给松散的律师业务带来不便。
近几年，随着IT 技术的迅猛发展，互联网也在发生着巨大变化，它的终端已从传统的个人电脑逐渐演变为移动智能终端，人们已经进入了移动互联网时代。人们希望能够随时随地的获取信息和处理信息，不受地域、时间的限制。因此，互联网技术和移动通信紧密融合已成为目前不可阻挡的发展趋势。随之出现的搭载于移动智能终端的Android 操作系统和IOS 操作系统极大地促进了移动互联网的不断进步，特别是Android 系统，凭借其开放性吸引着众多专业人士开发基于它的各种应用程序。本系统的开发方案把C/S 架构与移动互联网紧密结合起来，实现律师业务应用系统的数字化。移动终端设备通过3G/4G 网络访问服务器，PC 端通过Internet 访问服务器，并实现数据资源的共享。
4 系统功能模块
系统具有十大功能模块，按照人员可划分为三大模块。
1)客户管理。针对企业和个人客户建立详细的档案，满足不同客户的需求。
2)业务管理。对业务案件进行登记，跟踪办理进度，随时了解案件进展。
3)法务文档管理。法律法规库、司法文书库、辩护词库。
4)行政管理。主要有通知公告、考勤管理、值班日志、工作汇报等。
5)人事管理。提供了完备的人事档案管理功能。
6)文件管理。收发文件进行归档管理。
7)客服管理。对客户咨询、投诉、主动服务进行登记。
8)个人管理。管理个人信息。如个人日程安排、备忘事项提醒、通讯录等。
9)用户管理。系统用户管理，根据不同级别进行权限限制。
10)系统管理。保证系统运行稳定，安全可靠。如系统登陆日志管理、数据备份还原、数据字典设置等。
5 系统实现技术
5.1 ASP.NET
ASP.NET 是一个统一的Web 开发模型，它提供了为建立和部署企业级Web 应用所必要的服务。随着.NET Framework 版本的更新，ASP.NET 也经历了多个版本。它所具有的主要特点有：
1)ASP.NET 是同Microsoft.NET Framework 集成在一起的，运行在CLR 运行库环境之内。
2)ASP.NET 是编译执行的，它支持多种编程语言，同时，也是面向对象的。
3)ASP.NET 是跨浏览器和跨设备的，并易于配置。
5.2 数据库
本系统采用SQL Server 作为后台数据库。SQL Server2000能够满足大型Web 站点和企业数据处理系统的数据存车分析需求，并且还可以与.NET 技术实现无缝结合。系统数据库访问采用的是流行的ADO.NET 技术。
5.3 Android
Android 是由谷歌公司于 年推出的基于Linux 内核的操作系统。Android 操作系统以其开源性受到各大移动设备生产厂商的青睐，随着版本不断迭代，其功能变得更加强大。Android平台具有开放性、应用程序平等性、易开发性和并行性的特点。本系统移动客户端开发就是建立在Android平台之上。
6 展望与不足
本系统中的所有操作都完全针对律师的日常工作流程进行设计，具有功能齐全的特点。以律师案件办理为核心，以规范化律师事务所日常办公为宗旨，系统功能涵盖了律师事务所日常业务。具有操作简单，流程清晰的特点。同时，系统设计中充分考虑了安全性能，通过网络数据存储和备份功能，从而最大程度的保障了数据的安全性。
系统存在的主要不足，一是移动终端平台目前还只局限于Android平台，但iOS 也是一个巨大的市场，所以系统在应用领域存在巨大缺憾，后继将开发扩展。同时，只局限于律师事务所的日常管理，而目前法院正在积极推进电子法院建设，如网上立案，证据交换，在线开庭等。系统应对接口进行有效设计，以便今后的全方位对接。
结语
系统开发设计，实现了大部分的主要功能，今后还将在移动客户端的信息推送方面进行深入探索，这对于提高律师和律师事务所的知名度，提升用户体验等方面具有现实意义。
基于.NET组件的数字制图系统的设计与实现
组件式GIS一直是GIS软件开发中研究的'热点.论文介绍了最新的组件开发技术,在此基础上提出了组件式数字制图系统的设计方案;以Visual Studio.NET为试验平台,进行了相应的数字制图系统开发实践,并实现了该系统的插件式更新;最后说明了组件式GIS的进一步发展方向.
作 者：徐立 刘海砚 孙广宇 陈晓慧 XU Li LIU Hai-yan SUN Guang-yu CHEN Xiao-hui 作者单位：解放军信息工程大学测绘学院,河南,郑州,450052 刊 名：测绘 英文刊名：SURVEYING AND MAPPING OF SICHUAN 年，卷(期)： 32(3) 分类号：P208 关键词：接口 组件式GIS .NET组件 数字制图电离层数字测高仪中的脉冲压缩技术及其FPGA实现
使用现代雷达信号处理系统中广泛应用的数字脉冲压缩技术,在FPGA硬件平台上设计实现了电离层数字测高仪接收机模块中用于对13位巴克码进行解码的`相关运算电路,解决了电离层数字测高仪中目标作用距离与距离分辨率之间的矛盾.实验结果表明:基于FPGA的相关运算电路处理速度快,精度高,实时性好,完全满足电离层数字测高仪对解码电路的性能指标和技术要求.
作 者：朱正平周健勇 陈琨 张泽奎 Zhu Zhengping Zhou Jianyong Chen Kun Zhang Zekuei 作者单位：朱正平,Zhu Zhengping(中南民族大学,电子信息工程学院,武汉,430074)周健勇,陈琨,张泽奎,Zhou Jianyong,Chen Kun,Zhang Zekuei(中南民族大学,等离子体物理研究所,武汉,430074)
刊 名：中南民族大学学报（自然科学版） 英文刊名：JOURNAL OF SOUTH-CENTRAL UNIVERSITY FOR NATIONALITIES(NATURAL SCIENCE EDITION) 年，卷(期)：2009 25(2) 分类号：P353 关键词：电离层数字测高仪 脉冲压缩 相关运算 FPGA平台基于数字移相的高精度脉宽测量系统及其FPGA实现
摘要：采用XILINX公司的SpartanII系列FPGA芯片设计了一种基于数字移相技术的高精度脉宽测量系统，同时给出了系统的仿真结果和精度分析。与通常的脉冲计数法相比，该系统的最大测量误差减小到原来的34.2％。关键词：脉宽 测量数字 移相脉冲 计数法FPGA
在测量与仪器仪表领域，经常需要对数字信号的脉冲宽度进行测量。这种测量通常采用脉冲计数法，即在待测信号的高电平或低电平用一高频时钟脉冲进行计数，然后根据脉冲的个数计算待测信号宽度，如图1所示。待测信号相对于计数时钟通常是独立的，其上升、下降沿不可能正好落在时钟的边沿上，因此该法的最大测量误差为一个时钟周期。例如采用80MHz的高频时钟，最大误差为12.5ns。
提高脉冲计数法的精度通常有两个思路：提高计数时钟频率和使用时幅转换技术。时钟频率越高，测量误差越小，但是频率越高对芯片的性能要求也越高。例如要求1ns的测量误差时，时钟频率就需要提高到1GHz，此时一般计数器芯片很难正常工作，同时也会带来电路板的布线、材料选择、加工等诸多问题。时幅转换技术虽然对时钟频率不要求，但由于采用模拟电路，在待测信号频率比较高的情况下容易受噪声干扰，而且当要求连续测量信号的脉宽时，电路反应的快速性方面就存在一定问题。
区别于以上两种方法，本文提出另一种利用数字移相技术提高脉宽测量精度的思路并使用FPGA芯片实现测试系统。
1测量原理
所谓移相是指对于两路同频信号，以其中一路为参考信号，另一路相对于该参考信号做超前或滞后的移动形成相位差。数字移相通常采用延时方法，以延时的长短来决定两数字信号间的相位差，本文提出的测量原理正是基于数字移相技术。如图2所示，原始计数时钟信号CLK0通过移相后得到CLK90、CLK180、CLK270，相位依次相差90°，用这四路时钟信号同时驱动四个相同的计数器对待测信号进行计数。设时钟频率为f，周期为T，四个计数器的计数个数分别为m1、m2、m3和m4，则最后脉宽测量值为：
w＝[(m1+m2+m3+m4)/4]×T（1）
可以看到，这种方法实际等效于将原始计数时钟四倍频，以4f的时钟频率对待测信号进行计数测量，从而将测量精度提高到原来的4倍。例如原始计数时钟为80MHz时，系统的等效计数频率则为320MHz，如果不考虑各路计数时钟间的相对延迟时间误差，其测量的最大误差将降为原来的四分之一，仅为3．125ns。同时，该法保证了整个电路的最大工作频率仍为f，避免了时钟频率提高带来的一系列问题。
2系统实现
系统实现的最关键部分是保证送入各计数器的时钟相对延迟精度，即要保证计数时钟之间的相位差。由于通常原始时钟频率已经相对较高（通常接近100MHz），周期在10～20ns之间，因此对时钟的延迟时间只有几ns，使用普通的'延迟线芯片无法达到精度要求;同时为了避免电路板内芯片间传送延迟的影响，保证测试系统的精度、稳定性和柔性。本文采用现场可编程门阵列(FPGA)来实现所提出的测量方法。系统结构如图3所示。晶振产生原始输入时钟，通过移相计数模块后得到脉宽的测量值，测量结果送入FIFO缓存中，以加快数据处理速度，最后通过PCI总线完成与计算机的数据传输。逻辑控制用来协调各模块间的时序，保证系统的正常运行。为提高测试系统的灵活性和方便性，系统建立了内部寄存器，通过软件修改寄存器的值可以控制测试系统的启动停止，选择测量高电平或低电平等。移相计数模块、FIFO缓冲以及逻辑控制均在FPGA芯片内实现，芯片使用XILINX公司的SpartanII系列。
SpartanII系列是一款高性能、低价位的FPGA芯片，其最高运行频率为200MHz，这里选用其中的XC2S15－6（－6为速度等级）。芯片提供了四个高精度片内数字延迟锁定环路（Delay－LockedLoop，即DLL），可以保证芯片内时钟信号的零传送延迟和低的时钟歪斜（ClockSkew）；同时可以方便地实现对时钟信号的常用控制，如移相、倍频、分频等。在HDL程序设计中，可以使用符号CLKDLL调用片内DLL结构，其管脚图如图4所示。主要管脚说明如下：
CLKIN：时钟源输入，其频率范围为25～100MHz。
CLKFB：反馈或参考时钟信号，只能从CLK0或CLK2X反馈输入。
CLK?眼0｜90｜180｜270?演：时钟输出，与输入时钟同频，但相位依次相差90°。其内部定义了属性DUTY＿CYCLE＿CORRECTION，可以用来调整时钟的占空比，值为FALSE时，输出时钟占空比和输入时钟一致，值为TRUE时将占空比调整为50％。
CLK2X：时钟源倍频输出，且占空比自动调整为50％。
CLKDV：时钟源分频输出，由属性CLKDV＿DIVIDE控制N分频，N可以为1．5、2、2．5、3、4、5、8或16。
LOCKED：该信号为低电平时，表示延迟锁相环DLL还没有锁定信号，上述输出时钟信号未达到理想信号；当变为高电平时，表示锁相环已经完成信号锁定，输出时钟信号可用。若时钟源输入频率大于60MHz，则系统锁定时间大约需20μs。
利用DLL功能可以非常快速方便地构建移相计数模块，实现本文前面介绍的测量方法。移相计数模块结构如图5所示。原始时钟通过CLKDLL处理后得到的相位依次相差90°的四路时钟输出为CLK0、CLK90、CLK180和CLK270，它们分别作为四个相同的16位计数器的计数时钟，待测信号连接计数器的使能端，同时控制四个计数器的启动和停止。有了各计数器的计数结果，再通过加法器得到累加的计数个数，最后计算出信号脉宽值。
3仿真和精度分析
图6给出了FPGA芯片内部布线后用Modelsim进行仿真的结果。在RESET后就启动移相计数模块，开始对待测信号进行测量，完成一次测量后产生READY信号，同时输出测量结果，以供后续部分使用。仿真的结果证明测试系统达到设计目标。
下面进一步对系统做深入的误差分析。造成系统测量脉宽误差的来源主要有系统原理误差TS、时钟相移误差TP和信号延迟误差Td以及计数时钟抖晃TC，如图7所示。
由前所述，当80MHz晶振时钟输入时，系统原理误差TS＝3．125ns。时钟相移误差为从CLKDLL中出来的四路时钟信号之间本身的相位偏移，根据芯片提供的参数，其最大TP为200ps。计数时钟抖晃是指从CLKDLL中输出的时钟信号本身周期的偏差，其最大TC为60ps。由于计数的时钟周期数较多，故平均后其对整个系统的测量误差影响可以忽略不计。
信号延迟误差即为由于芯片内部各信号传输延迟不一致而造成的四个计数器计数的同步误差。为分析该误差情况，用ISE5．1提供的TimingAnalyzer程序对关键路径做进一步的时间分析，得到的结果如表1所示。
表1各信号到计数器的延迟分析（单位：ns）
计数器1计数器2计数器3计数器4计数时钟延迟CLK[0|90|180|270]3.2943.5623.6403.149待测信号延迟3.9624.6654.8434.767时钟相对信号延迟0.6681.1031.2031.618延迟误差TdTd=1.618-0.668=0.950
表中第一栏为从CLKDLL中出来的计数时钟到各自计数器的延迟时间，第二栏为用来控制计数器启动停止的HF信号到四个计数器的时间。由于需要的是各计数时钟间相对延迟时间，故第三栏给出时钟相对于HF信号到计数器的延迟，即为第一栏和第二栏的差值。由此得出信号延迟误差Td＝0．950ns。
故有系统测量误差Γ为：
Γ＝TS＋TP＋Td＝4.275ns（2）
即脉宽测量最大误差为±4.275ns。与脉冲计数法比较，同样的80MHz时钟输入，最大测量误差减小到原来的34.2％。
本文在数字移相技术的基础上设计了一种高精度的脉宽测量系统，使测量精度相对于脉冲计数法提高了多倍。若需进一步提高这种方法的测量精度，可以通过以下两个方面进行改进：(1)继续提高晶振频率，寻求速度更快的FPGA芯片。晶振频率越高，系统原理误差越小。(2)减小信号延迟误差。由前面可以看到，信号的延迟误差对系统精度的影响占了很大的比例。减小各计数时钟和待测信号到计数器的信号延迟的差异，可以有效地提高测量精度。由于FPGA内部信号延迟的时间均可以很方便地得到，因此在设计时可以通过调整内部各元件的放置位置以及连线来尽量减小延迟误差，或者通过添加一些门电路来增加延时以使各信号延迟时间尽可能相同。
利用FPGA实现MMC2107与SDRAM接口设计
摘要：介绍基于现场可编程门阵列（FPGA），利用VHDL语言设计实现MMC2107与SDRAM接口电路。文中包括MMC2107组成结构、SDRAM存储接口结构和SDRAM控制状态机的设计。关键词：现场可编程门阵列 SDRAM EBI VHDL 状态机 K4S560832A
引言
在嵌入式系统中，微控制器中通常有一定容量的存储器，用来存放程序和数据，但由于片内存储器受器件规模和生产成本的制约，其容量通常不能满足用户实际需求，还需要使用半导体存储器件来扩展存储空间。如果采用SDRAM进行存储扩展，可以大幅度地降低系统设计成本；但SDRAM控制时序比较复杂，给系统设计带来很大困难。为了方便使用SDRAM，实现嵌入式系统中存储的大容量扩展，本文介绍一种新颖的解决方案：采用FPGA技术和VHDL语言，实现MMC2107微控制器与SDRAM的接口设计。
1 SDRAM内部结构
SDRAM是一种具有同步接口的高速动态随机存储器。本文语选用的是三星公司生产的32M×8位SDRAM器件K4S560832A。K4S560832A存储总容量256M位，内部分成4个全，每个体8M字节，内部结构如图1所示。
K4S560832A为了能满足各种系统的使用要求，提供了时钟频率、猝发长度、延时节拍等可编程参数。在芯片上电后可以通过地址线A12～A0配置，芯片只有在完成配置后才能进入正常工作状态。在具体操作SDRAM时，首先，必须进行初始化配置，即写模式寄存器，以便确定DRAM列选延迟节拍数、猝发类型、猝发长度等工作模式。然后通过ACT命令激活对应地址的组，同时输入行地址。最后，通过RD或WR命令输入列地址，将相应数据读出或写入到对应的地址。操作完成后，用相关命令中止读或写操作。在没有操作的时候，每64ms必须对所有存储单元刷新一遍（8192行），防止数据丢失。
图1 K4S560832A内部结构
2 MMC2107组成结构及外部总线接口
MMC2107是32位M-CORE系列MCU，是以M210microRISC核为CPU，最高系统时钟可达33MHz；在MIPS。MMC2107是基于M210 CPU的、通用MCU系列中的第一个成员，具有很低的功耗；在主模式下，以最大系统时钟运行，并且片内所有模块全部处于运行状态时，最大的工作电流为200mA，特别适合于由电池供电的应用场合。MMC2107的组成框图如图2所示。
从图2可以看出，MMC2107片内除了M210核以外，主要还有128KB Flash、8KB SRAM、外部总线接口、时钟模块、复位模块、M-CORE到IPBUS之间的接口、中断控制器模块、8位边沿端口苇、2个可编程间隔定时器（PIT1和PIT2）、看门狗定时器WDT、2个定时器模块（TIM1和TIM2）、串行外围接口SPI、2个串行通信接口（SCI1和SCI2）、ADC模块、多个通用的输入/输出信号、TAP控制器等功能及模块。
MMC2107在主模式和仿真模式下，支持MCORE访问外部的存储器或设备。这时，M-CORE的本地总线（内部总线）扩展到片外，由外部总线接口（EBI）负责控制M-CORE局部总线和外地址空间之间的信息传送。EBI有23位地址总线A[22:0]和4个片选信号CS[3:0]，使M-CORE的外部存储存储器地址空间可达32MB。EBI的数据传送宽度可以是32位的，也可以是16位的，可以由片选模块按4个片选通道分别予以设定，即片选通道0～3可各自编程选定。为了便于与各种速度的外设备相连，EB1在片选模块的控制下，可以形成所需长度的外总线周期。在EBI发起一个外部数据传送以后，EBI驱动并保持传送所需的各种信号，直到该总线周期结束。使EBI结束现行总线周期的方法有两种：EBI收到了由外逻辑发来的传送响应信号TA或TEA，或者收到了内部传送响应信号，片选模块可以为4个片选通道分别选择总线周期结束的方法。
图2 MMC2107组成框图
3 FLEX10K系列FPGA
随着深亚微米VLSI技术的`迅速发展，FPGA/CPLD等可编程器件的资源有极大的发展。尤其是FPGA，器件的集成度已达到上千万门，系统工作频率已达到几百MHz。FLEX10K系列FPGA是工业界第一个嵌入式的可编程逻辑器件。由于其具有高密度、低成本、低功率等特点，所以脱颖而出成为当今Altera CPLD中应用前景最好的器件系列。到目前为止，FLEX 10K系列已经推出了FLEX10K、FLEX10KA、FLEX10KB、FLEX 10KV和FLEX10KE等5种分支系列，其集成度也达到前所未有的250 000门。FLEX10K主要由嵌入式阵列块（EAB）、逻辑阵列块（LAB）、快速布线通道（FastTrack）和I/O单元组成，具有如下特点：
①片上集成了实现宏函数的嵌入式阵列和实现普通函数的逻辑阵列；
②高密度，具有10 000～250 000个可用门；
③支持多电压（multivolt）I/O接口，低功耗，遵守全PCI总线规定，内带JTAG边界扫描测试电路；
④通过外部EPROM、集成控制器或JTAG接口实现在电路可重构（ICR）；
⑤快速、可预测连线延时的快速通道连续式布线结构；
⑥实现高速、多输入逻辑函数的专用级联链；
⑦增强功能的I/O引脚，每个引脚都有一个独立的三态输出使能控制，都有漏极开路选择；
⑧具有快速建立时间和时钟到输出延时的外部寄存器；
⑨多种封装方式可任意选择。
本文所采用的FLEX 10K系列器件是FLEX 10KA EPF10K30AQC240引脚器件。
图3 SDRAM存储系统基本结构 图4 SDRAM存储器初始化状态机
4 MMC2107微控制器SDRAM接口设计
本文介绍MMC2107外部SDRAM存储系统的实际存储容量为32M×32位，使用4片三星公司生产的K4S560832A存储器芯片。系统MMC2107支持对存储单元的读写和刷新。MMC2107对读写存储器的读写以32位单位进行（数据宽度32位），每次读写由外部决定访存周期。采用分散刷新方式，7.8μs执行1次自动刷新命令；如果长时间没有访存操作，自动进入低功耗模式。
4.1 SDRAM存储接口结构
本文使用了1片FPGA可编程器件来设计SDRAM控制接口（下文称为SDRAM控制器），SDRAM控制器接受MCU的写、读命令。由于K4S560832A时钟频率为133MHz，SDRAM要求在64ms内刷新8192行数据，因此该器件每间隔7.8μs执行一次自动刷新命令，计数器数值应小于7.8μs×133MHz=1037.4。当计数器计满1037次时，内部设置一个刷新定时器给出刷新命令，由SDRAM内部状态控制器产生对K4S460832A的相应操作命令序列。数据线不通过SDRAM控制器，4片SDRAM各输出1字节宽度的数据。SDRAM存储系统基本结构如图3所示。
图5 SDRAM存储器读状态机及时序关系
4.2 SDRAM控制状态机设计
SDRAM状态机用来实现其初始化、命令仲裁、单字读/写、猝发读/写、自动刷新和自刷新操作。
（1）存储器器件初始化
存储器初始化过程严格按照K4S560832A上电顺序要求，对器件完成初始化设置。上电后延时200μs后对所有体进行预充电，计数器数值=200μs×133MHz=26 000次。然后，给出两个自动刷新命令，进行模式设置，初始化结束后进入空闲状态T0，等待对存储器的访问命令。其过程状态如图4所示。
（2）命令仲裁
完成存储器上电初始化后，SDRAM进入空闲态T0，在该状态进行命令仲裁。由于读写命令来自MCU，在同一时刻只能有一个有效，它们之间不需要仲裁。读写命令和刷新命令的仲裁原则为先来先服务，同时到达时读写优先。若长时间没有访问请求（SDRAM控制状态机内部定时器探测），则令存储器进入低功耗模式。在存储器进入低功耗模式后，读写命令可以把状态从低功耗模式拉出，而自动刷新请求则被屏蔽。
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（3）存储器读
由于嵌入式系统时钟频率较低，置存储器读延时节拍数（CL）为“2”，读操作由四个状态组成。由于存储器件读操作分为单字读和猝发读两种方式，因此，设计一个计数器来区分两种读操作，并用该计数器定义猝发读的长度。当计数器=0时，进行单字读操作；当计数器≠0时，进行猝发读操作，计数器在时钟信号的触发下递减，连续读出若干个数据，直至计数器=0，完成猝发读操作。其状态转换及时序关系如图5所示。
（4）存储器写
存储器写操作由三个状态组成。其状态转换及时序关系如图6所示。由于存储器件写操作分为单字写和猝发写两种方式，因此设计一个计数器来区分两种写操作，并用该计数器来定义猝发写的长度。当计数器=0时，进行单字节写操作；当计数器≠0时，进行猝发写操作。计数器在时钟信号的触发下递减，连续写入若干个数据直至计数器=0，完成猝发写操作。
图7 自动刷新和自刷新状态转换
（5）存储器自动刷新和自刷新
自动刷新操作由2个节拍组成，自刷新由11个节拍组成。进入自刷新模式之前和退出自刷新模式后各进行1次自动刷新操作。自动刷新和自刷新操作状态转换关系如图7所示。
SDRAM状态机设计完成后，利用VHDL语言对SDRAM状态机进行行为描述，然后编译、模拟仿真和适配下协，并注意合理的引脚定义，充分利用芯片资源，由于FPGA通用、高速及价廉的特点，因此具有很好的应用前景，尤其适用于需要大容量存储器扩展的嵌入式系统中。
