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相位/幅值同步控制器及其在双振动台系统中的应用
大型航天器产品振动试验,采用多振动台同步激励的振动试验系统来完成,相位/幅值同步控制器是双振动台同步控制系统中不可缺少的组成设备.文章介绍TRI-TEK 704D相位/幅值同步控制器在双振动台系统中进行的动框电流反馈同步控制的.试验方法,指出控制器存在弱信号同步差以及有失控问题,提出了利用A/D和D/A板卡结合数字PID控制算法解决的途径,并对研制数字式相位/幅值同步控制器的方法进行探讨.
作 者：高非 雷志辉 Gao Fei Lei Zhihui 作者单位：国防科技大学,航天与材料工程学院,湖南,长沙,410073 刊 名：计算机测量与控制 ISTIC PKU英文刊名：COMPUTER MEASUREMENT & CONTROL 年，卷(期)： 13(5) 分类号：V416 关键词：双振动台 同步控制 锁相环基于双谱幅值和相位重构的地震子波提取
利用地震记录双谱中包含子波的幅值和相位信息,以及其超强的抗噪声干扰能力,采用一种基于双谱幅值和相位重构的地震子波提取方法,首先提取出子波幅值及相位信息,进而通过傅立叶反变换,使子波得以完全恢复.本文针对双谱相位重构递推公式,提出一种新的初值选取方法,使地震子波估计的'稳定性得到了提高.仿真实验证实了该方法的可行性.
作 者：李亚峻 李月 高颖 LI Ya-jun LI Yue GAO Ying 作者单位：李亚峻,高颖,LI Ya-jun,GAO Ying(吉林大学地球探测科学与技术学院,长春,130026)李月,LI Yue(吉林大学通信工程学院,长春,130012)
刊 名：地球物理学进展 ISTIC PKU英文刊名：PROGRESS IN GEOPHYSICS 年，卷(期)： 22(3) 分类号：P631 关键词：高阶统计量 双谱 幅值 相位 地震子波集成PWM控制器在不间断电源系统中的应用
摘要：随着集成电路设计技术的发展，在片上系统（SoC）中，越来越多地使用各种功能IP核部件构成系统。总线是这些部件连接的主要方式，目前有数家公司和组织研发了多种面向SoC设计的总线系统。本文介绍SoC中常用的三种片上总线AMBA、Wishbone和Avalon，分析和比较其特性，并针对其不同的特点阐述其使用范围。关键词：SoC 片上总线 AMBA Wishbone Avalon
引 言
??嵌入式系统是当今计算机工业发展的一个热点。随着超大规模集成电路的迅速发展，半导体工业进入深亚微米时代，器件特征尺寸越来越小，芯片规模越来越大，可以在单芯片上集成上百万到数亿只晶体管。如此密集的集成度使我们现在能够在一小块芯片上把以前由CPU和若干I/O接口等数块芯片实现的功能集成起来，由单片集成电路构成功能强大的、完整的系统，这就是我们通常所说的片上系统SoC（System on Chip）。由于功能完整，SoC逐渐成为嵌入式系统发展的主流。
??SoC相比板上系统，具有许多优点：
??① 充分利用IP技术，减少产品设计复杂性和开发成本，缩短产品开发的时间；
??② 单芯片集成电路可以有效地降低系统功耗；
??③ 减少芯片对外引脚数，简化系统加工的复杂性；
??④ 减少外围驱动接口单元及电路板之间的信号传递，加快了数据传输和处理的速度；
??⑤ 内嵌的线路可以减少甚至避免电路板信号传送时所造成的系统信号串扰。
(本网网收集整理)
??SoC的设计过程中，最具特色的是IP复用技术。即选择所需功能的IP（给出IP定义）核，集成到一个芯片中用。由于IP核的设计千差万别，IP核的连接就成为构造SoC的关键。片上总线（On-Chip Bus，OCB）是实现SoC中IP核连接最常见的技术手段，它以总线方式实现IP核之间数据通信。与板上总线不同，片上总线不用驱动底板上的信号和连接器，使用更简单，速度更快。一个片上总线规范一般需要定义各个模块之间初始化、仲裁、请求传输、响应、发送接收等过程中驱动、时序、策略等关系。
??由于片上总线与板上总线应用范围不同，存在着较大的差异，其主要特点如下：
??① 片上总线要尽可能简单。首先结构要简单，这样可以占用较少的逻辑单元；其次时序要简单，以利于提高总线的速度；第三接口要简单，如此可减少与IP核连接的复杂度。
??② 片上总线有较大的灵活性。由于片上系统应用广泛，不同的应用对总线的要求各异，因此片上总线具有较大的灵活性。其一，多数片上总线的数据和地址宽度都可变，如AMBA AHB支持32位~128位数据总线宽度；其二，部分片上总线的互连结构可变，如Wishbone总线支持点到点、数据流、共享总线和交叉开关四种互连方式；其三，部分片上总线的仲裁机制灵活可变，如Wishbone总线的仲裁机制可以完全由用户定制。
??③ 片上总线要尽可能降低功耗。因此，在实际应用时，总线上各种信号尽量保持不变，并且多采用单向信号线，降低了功耗，同时也简化了时序。上述三种片上总线输入数据线和输出数据线都是分开的，且都没有信号复用现象。
??片上总线有两种实现方案，一是选用国际上公开通用的总线结构；二是根据特定领域自主开发片上总线。本文就目前SoC上使用较多的三种片上总线标准――ARM的AMBA、Silicore的Wishbone和Altera的Avalon进行讨论，对三者特性进行分析和比较。
1 AMBA总线
??AMBA（Advanced Microcontroller Bus Architecture）总线规范是ARM公司设计的一种用于高性能嵌入式系统的总线标准。它独立于处理器和制造工艺技术，增强了各种应用中的外设和系统宏单元的可重用性。AMBA总线规范是一个开放标准，可免费从ARM获得。目前，AMBA 拥有众多第三方支持，被ARM公司90%以上的合作伙伴采用，在基于ARM处理器内核的SoC设计中，已经成为广泛支持的现有互联标准之一。AMBA总线规范2.0于发布，该规范引入的先进高性能总线（AHB）是现阶段AMBA实现的主要形式。AHB的关键是对接口和互连均进行定义，目的是在任何工艺条件下实现接口和互连的最大带宽。AHB接口已与互连功能分离，不再仅仅是一种总线，而是一种带有接口模块的互连体系。
??AMBA总线规范主要设计目的如下：① 满足具有一个或多个CPU或DSP的嵌入式系统产品的快速开发要求；② 增加设计技术上的独立性，确保可重用的多种IP核可以成功地移植到不同的系统中，适合全定制、标准单元和门阵列等技术；③ 促进系统模块化设计，以增加处理器的独立性；④ 减少对底层硅的需求，以使片外的操作和测试通信更加有效。
??AMBA总线是一个多总线系统。规范定义了三种可以组合使用的不同类型的总线：AHB（Advanced High-performance Bus）、ASB（Advanced System Bus）和APB（Advanced Peripheral Bus）。
??典型的基于AMBA的SoC核心部分如图1所示。其中高性能系统总线（AHB或ASB）主要用以满足CPU和存储器之间的带宽要求。CPU、片内存储器和DMA设备等高速设备连接在其上，而系统的大部分低速外部设备则连接在低带宽总线APB上。系统总线和外设总线之间用一个桥接器（AHB/ASB-APB-Bridge）进行连接。
??AMBA的AHB适用于高性能和高时钟频率的系统模块。它作为高性能系统的骨干总线，主要用于连接高性能和高吞吐量设备之间的连接，如CPU、片上存储器、DMA设备和DSP或其它协处理器等。其主要特性如下：
◇支持多个总线主设备控制器；
◇支持猝发、分裂、流水等数据传输方式；
◇单周期总线主设备控制权转换；
◇32~128位数据总线宽度；
◇具有访问保护机制，以区分特权模式和非特权模式访问，指令和数据读取等；
◇数据猝发传输最大为16段；
◇地址空间32位；
◇支持字节、半字和字传输。
??AMBA的ASB适用于高性能的系统模块。在不必要适用AHB的高速特性的场合，可选择ASB作为系统总线。它同样支持处理器、片上存储器和片外处理器接口与低功耗外部宏单元之间的连接。其主要特性与AHB类似，主要不同点是它读数据和写数据采用同一条双向数据总线。
??AMBA的APB适用于低功耗的外部设备，它已经过优化，以减少功耗和对外设接口的复杂度；它可连接在两种系统总线上。其主要特性如下：
◇低速、低功耗外部总线；
◇单个总线主设备控制器；
◇非常简单，加上CLOCK和RESET，总共只有4个控制信号；
◇32位地址空间；
◇最大32位数据总线；
◇读数据总线与写数据总线分开。
2 Wishbone总线
??Wishbone最先是由Silicore公司提出的，现在已被移交给OpenCores组织维护。由于其开放性，现在已有不少的用户群体，特别是一些免费的IP核，大多数都采用Wishbone标准。
??Wishbone总线规范是一种片上系统IP核互连体系结构。它定义了一种IP核之间公共的逻辑接口，减轻了系统组件集成的难度，提高了系统组件的可重用性、可靠性和可移植性，加快了产品市场化的速度。Wishbone总线规范可用于软核、固核和硬核，对开发工具和目标硬件没有特殊要求，并且几乎兼容已有所有的综合工具，可以用多种硬件描述语言来实现。
??Wishbone总线规范的目的是作为一种IP核之间的通用接口，因此它定义了一套标准的信号和总线周期，以连接不同的模块，而不是试图去规范IP核的'功能和接口。
??Wishbone总线结构十分简单，它仅仅定义了一条高速总线。在一个复杂的系统中，可以采用两条Wishbone总线的多级总线结构：其一用于高性能系统部分，其二用于低速外设部分，两者之间需要一个接口。这个接口虽然占用一些电路资源，但这比设计并连接两种不同的总线要简单多了。用户可以按需要自定义Wishbone标准，如字节对齐方式和标志位（TAG）的含义等等，还可以加上一些其它的特性。Wishbone的一种互连结构如图。
??灵活性是Wishbone总线的另一个优点。由于IP核种类多样，其间并没有一种统一的间接方式。为满足不同系统的需要，Wishbone总线提供了四种不同的IP核互连方式：
◇点到点（point-to-point），用于两IP核直接互连；
◇数据流（data flow），用于多个串行IP核之间的数据并发传输；
◇共享总线（shared bus），多个IP核共享一条总线；
◇交叉开关（crossbar switch）（图2），同时连接多个主从部件，提高系统吞吐量。
??还有一种片外连接方式，可以连接到上面任何一种互连网络中。比如说，两个有Wishbone接口的不同芯片之间就可以用点到点方式进行连接。
??Wishbone总线主要特征如下：
◆ 所有应用适用于同一种总线体系结构；
◆ 是一种简单、紧凑的逻辑IP核硬件接口，只需很少的逻辑单元即可实现；
◆ 时序非常简单；
◆ 主/从结构的总线，支持多个总线主设备；
◆ 8~64位数据总线（可扩充）；
◆ 单周期读写；
◆ 支持所有常用的总线数据传输协议，如单字节读写周期、块传输周期、控制操作及其它的总线事务等；
◆ 支持多种IP核互连网络，如单向总线、双向总线、基于多路互用的互连网络、基于三态的互连网络等；
◆ 支持总线周期的正常结束、重试结束和错误结束；
◆ 使用用户自定义标记（TAG），确定数据传输类型、中断向量等；
◆ 仲裁器机制由用户自定义；
◆ 独立于硬件技术(FPGA、ASIC、bipolar、MOS等)、IP核类型（软核、固核或硬核）、综合工具、布局和布线技术等。
3 Avalon总线
??Avalon总线是Altera公司设计的用于SOPC（System On Programmable Chip，可编程片上系统）中，连接片上处理器和其它IP模块的一种简单的总线协议，规定了主部件和从部件之间进行连接的端口和通信的时序。
??Avalon总线的主要设计目的如下：① 简单性，提供一种非常易于理解的协议；② 优化总线逻辑的资源使用率，将逻辑单元保存在PLD（Programmable Logic Device，可编程逻辑器件）中；③ 同步操作，将其它的逻辑单元很好地集成到同一PLD中，同时避免复杂的时序。
传统的总线结构中，一个中心仲裁器控制多个主设备和从设备之间的通信。这种结构会产生一个瓶颈，因为任何时候只有一个主设备能访问系统总线。Avalon总线的开关构造使用一种称之为从设备仲裁（Slave-side arbitration）的技术，允许多个主设备控制器真正地同步操作。当有多个主设备访问同一个从设备时，从设备仲裁器将决定哪个主设备获得访问权。图3是一个多主设备同时访问存储器的例子。在此系统中，高带宽外设，如100M以太网卡，可以不需暂停CPU而直接访问存储器。通过允许存储访问独立于CPU。Avalon开关结构优化了数据流，从而提高了系统的吞吐量。
Avalon总线主要特性如下：
◇32位寻址空间；
◇支持字节、半字和字传输；
◇同步接口；
◇独立的地址线、数据线和控制线；
◇设备内嵌译码部件；
◇支持多个总线主设备，Avalon自动生成仲裁机制；
◇多个主设备可同时操作使用一条总线；
◇可变的总线宽度，即可自动调整总线宽度，以适应尺寸不匹配的数据；
◇提供了基于图形界面的总线配置向导，简单易用。
4 三种片上总线比较
??通过以上对三种总线特性的介绍，可以对三种总线作个比较，如表1所列。
表1 三种总线特性比较
AMBAWishbonAvalon互连方式共享总线交叉开关/共享总线/数据流/点到点共享总线/总线开关主控制器多个多个多个数据总宽度/位32～1288～6432地址空间/位326432数据传输方式字节/半字/字字节/半字/字字节/半字/字事务传输方式流水/分裂/猝发传输单字节读写/块/猝发传输单字节读写/块传输数据对齐方式大端对齐/小端对齐大端对齐/小端对齐大端对齐/小端对齐仲裁机制系统定义用户自定义系统生成独立性硬件技术/IP核类型/综合工具无关硬件技术/IP核类型/综合工具无关硬件技术/IP核类型无关??基于三种总线的特性，可以得出其应用的综合比较，如表2所列。
表2 三种总线应用综合比较
AMBAWishbonAvalon适用器件PLD，ASICPLD，ASICAltera系列PLD应用范围高性能嵌入式系统高性能嵌入式系统，型嵌入式系统用于Altera Nios软核的系统中可用资源ARM使用伙伴众多，提供了丰富的IP核对IP核没有特殊要求，而且www.oprncores.org中有许免费IP核Alter公司建立了AMPP（Altera Megafunction Partners Program）组织，提供了丰富的IP核价格ARM声黎免费，但需要授权协议完全免费Altera所有，需要授权协议??三种总线各有特点，决定了其应用范围的不同。AMBA 总线规范拥有众多第三方支持，被ARM公司90%以上的合作伙伴采用，已成为广泛支持的现有互连标准之一。Wishbone异军突起，其简单性和灵活性受到广大SoC设计者的青睐。由于它是完全免费的，并有丰富的免费IP核资源，因此它有可能成为未来的片上系统总线互连标准。Avalon主要用于Altera公司系列PLD中，最大的优点在于其配置的简单性，可由EDA工具快速生成，受PLD厂商巨头Altera极力推荐，其影响范围也不可忽视。
结 语
??本文对SoC中常用的三种总线AMBA、Wishbone和Avalon的特性进行了详细分析和比较，在此基础上阐述了各自的应用范围，为SoC设计中总线选择提供了参考。SoC系统中总线的选择不仅要看其性能，还要看其应用范围，是否有足够的IP核资源可用等等。另外，SoC中可以选用的总线还有很多，如IBM的CoreConnect、Plamchip的CoreFrame、Mentor Graphics的FISPbus等等。虽然这些总线目前的应用范围都远不如本文介绍的三种总线广泛，但是各有其特点和适用领域。因此，在SoC中选用片上总线时，需要进行认真选择。
集成PWM控制器在不间断电源系统中的应用
摘要：随着集成电路设计技术的发展，在片上系统（SoC）中，越来越多地使用各种功能IP核部件构成系统。总线是这些部件连接的主要方式，目前有数家公司和组织研发了多种面向SoC设计的总线系统。本文介绍SoC中常用的三种片上总线AMBA、Wishbone和Avalon，分析和比较其特性，并针对其不同的特点阐述其使用范围。关键词：SoC 片上总线 AMBA Wishbone Avalon
引 言
??嵌入式系统是当今计算机工业发展的一个热点。随着超大规模集成电路的迅速发展，半导体工业进入深亚微米时代，器件特征尺寸越来越小，芯片规模越来越大，可以在单芯片上集成上百万到数亿只晶体管。如此密集的集成度使我们现在能够在一小块芯片上把以前由CPU和若干I/O接口等数块芯片实现的功能集成起来，由单片集成电路构成功能强大的、完整的系统，这就是我们通常所说的片上系统SoC（System on Chip）。由于功能完整，SoC逐渐成为嵌入式系统发展的主流。
??SoC相比板上系统，具有许多优点：
??① 充分利用IP技术，减少产品设计复杂性和开发成本，缩短产品开发的时间；
??② 单芯片集成电路可以有效地降低系统功耗；
??③ 减少芯片对外引脚数，简化系统加工的`复杂性；
??④ 减少外围驱动接口单元及电路板之间的信号传递，加快了数据传输和处理的速度；
??⑤ 内嵌的线路可以减少甚至避免电路板信号传送时所造成的系统信号串扰。
??SoC的设计过程中，最具特色的是IP复用技术。即选择所需功能的IP（给出IP定义）核，集成到一个芯片中用。由于IP核的设计千差万别，IP核的连接就成为构造SoC的关键。片上总线（On-Chip Bus，OCB）是实现SoC中IP核连接最常见的技术手段，它以总线方式实现IP核之间数据通信。与板上总线不同，片上总线不用驱动底板上的信号和连接器，使用更简单，速度更快。一个片上总线规范一般需要定义各个模块之间初始化、仲裁、请求传输、响应、发送接收等过程中驱动、时序、策略等关系。
??由于片上总线与板上总线应用范围不同，存在着较大的差异，其主要特点如下：
??① 片上总线要尽可能简单。首先结构要简单，这样可以占用较少的逻辑单元；其次时序要简单，以利于提高总线的速度；第三接口要简单，如此可减少与IP核连接的复杂度。
??② 片上总线有较大的灵活性。由于片上系统应用广泛，不同的应用对总线的要求各异，因此片上总线具有较大的灵活性。其一，多数片上总线的数据和地址宽度都可变，如AMBA AHB支持32位~128位数据总线宽度；其二，部分片上总线的互连结构可变，如Wishbone总线支持点到点、数据流、共享总线和交叉开关四种互连方式；其三，部分片上总线的仲裁机制灵活可变，如Wishbone总线的仲裁机制可以完全由用户定制。
??③ 片上总线要尽可能降低功耗。因此，在实际应用时，总线上各种信号尽量保持不变
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多媒体PCI控制器ZR36067及其在MJPEG系统中的应用
摘要：ZR36067是ZORAN公司推出的一款多媒体PCI总线控制器。文中详细介绍了ZR36076的特点、内部结构及引脚功能。给出了ZR36067在运动JPEG系统中的一个应用实例，详细介绍了该系统的工作原理，最后给出了ZR36067与ZR36060的视频接口连接方法。关键词：多媒体控制器 PCI总线 运动JPEG ZR36067
1 概述
作为PCI适配器，ZR36067是专为PCI系统上的多媒体应用而设计的。它支持系统内存与JPEG、MPEG处理器之间的高速率代码（压缩数据流）传输。同时，ZR36067还可捕捉数字视频（如解压缩的MJPEG、MPEG或视频解码器输出），并可在图形显示内存中产生缩放视频窗口。因此，利用ZR36067可通过软件控制众多的非PCI多媒体设备。具体如下：
（1）Motion JPEG编码/解码器 - ZR36050+ ZR36016，ZR36060；
（2）音频编码/解码器；
（3）MPEG和DVD解码器ZR36110以及ZR36700；
（4）I2C设备，如视频解码器、视频编码器等；
作为总线主控器件，通过ZR36067可将数据（如JPEG压缩数据）写入系统内存或从内存读出数据，并将数字视频像素写入图形显示内存中。而作为总线目标，ZR36067可将主机存取映射到微控制器的8bit辅助总线（Guest Bus）。
ZR36067有一个特殊的“静态传输”口，主程序可通过它在系统内存和视频总线之间读写数字化视频信息（RGB像素）。该通道使得高速传输的静态图像能够通过JPEG芯片组压缩或解压缩。
ZR36067多媒体控制器主要用于高质量视/音频捕捉/回放和PCI系统编辑板、使用辅助PCI总线的多媒体/图形子系统、带多媒体功能的PCI主板以及PowerPC和Macintosh PCI系统的JPEG/MPEG1解决方案等。
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ZR36067的主要功能特点如下：
●具有与PCI总线的无缝接口（兼容PCI2.1）；
●具有与JPEG解码器（ZR36060，ZR36050+ ZR36016）、MPEG1和DVD解码器（ZR36110，ZR36700）、视频解码器、视频编码之间的最小接口；
●可实现压缩数据的双向DMA传输，速率接近11Mbytes/s；
●可进行视频和掩码信息的DMA传输；
●支持快速静态图像的压缩和解压缩；
●具有在片像素精确掩码功能；
●YUV-RGB转换器，可通过错误扩散降低量化噪声；
●具有15/16bit、24 bit（压缩和非压缩）RGB像素格式和YUV-4：2：2视频输出；
●硬件支持非连续JPEG代码缓冲器；
●在视频和代码传输中，具有最大总线执行时间的故障恢复功能；
●可选择仿真隔行扫描视频显示方式和单场显示方式；
●可用硬件支持简单、高效的帧抓取；
●带有I2C总线接口；
●支持即插即用；
●采用208脚PQFP封装；
●支持子系统ID和子系统销售商ID。
●可将YUV4：2：2数字视频输入转化为YUV4：2：2、RGB5-6-5、RGB5-5-5或RGB8-8-8（压缩或非压缩）等像素格式；
另外，ZR36067也支持CCIR601数字视频或方像素格式（符合NTSC或符合NTSC或PAL视频标准）以及其它的非标准输入。
2 内部结构
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ZR36067内部包括两路主数据通道（视频通道和代码通道）。通过PCI DMA突发方式输入的.视频信息通常沿视频通道进行处理并传输到图形显示内存之中。其内部结构框图如图1所示。
ZR36067的视频前端在一个可编程有效场窗口中采样视频总线，该窗口由视频同步信号来定义。可选的垂直、水平平滑缩放使其能够支持可变图像尺寸和可变PCI视频数据率。缩放后的视频流可被转换为不同的RGB格式。转换后的像素在压缩后可存储在256字节视频FIFO（64个32位双字）中。存储的视频像素可从视频FIFO中读出并传送到图形显示内存。
双向代码通道的数据流向取决于操作模式。代码流（MPEG或JPEG）利用PCI DMA突发方式在系统内存和ZR36067的内部代码FIFO中传输。ZR36067控制着这两个方向上的传输和寻址。代码FIFO的大小为640字节（160个双字）。
在JPEG压缩模式下，ZR36067通过编码/解码器前端填充代码FIFO，并将代码从FIFO中逐场传送到系统内存中；在JPEG解压缩模式，代码流流向相反的方向，即从系统内存到ZR36067的代码FIFO，此时编码/解码器前端可将代码FIFO内容逐字节读到代码总线上；在MPEG回放模式，代码流将从系统内存传输到ZR36067的代码FIFO。代码字节从代码FIFO读出到辅助总线上；当ZR36067仲裁PCI总线上每一个进程的请求时，ZR36067的视频和代码通道可同时操作。
除了管理视频和代码通道，ZR36067还可在主CPU和周边设备（作为辅助设备）之间建立连接。实际上，采用专用的握手机制（“邮局”机制），也可将ZR36067内部寄存器的主通路的主通路映射到辅助总线上，以获得对辅助设备的间接读写操作。
通过ZR36067的专用“静态传输”口可实现数据在PCI接口和视频前端之间的传输。主程序也可应用特殊握手协议将数字化视频（RGB像素）从系统内存传输到视频总线，反之亦然。此外，通过JPEG编码/解码器，该通道还可以对高速静态视频图像进行压缩和解压缩。
3 引脚说明
ZR36067采用208脚PQFP封装，这208个引脚可分为以下几类：
（1）PCI接口（48脚）；
AD[31：0]：输入/输出，地址/数据复用引脚；
C/BE[3:0]：输入/输出，总线命令/字节允许；
PAR：输入/输出，AD[31：0]和C/BE[3:0]的奇偶校验位：
FRAME：输入/输出，PCI周期帧；
TRDY：输入/输出，PCI目标准备好信号；
IRDY：输入/输出，PCI主控准备好信号；
STOP：输入/输出，停止信号，用于表明目标要求当前总线主控停止当前传送；
DEVSEL：输入/输出，PCI设备选择信号，表明目标已对其地址进行了解码；
IDSEL：输入，PCI初始化设备选择信号，在ZR36067配置空间中用于片选；
REQ：输出，PCI申请信号；
GNT：输入，PCI允许信号；
PCICLK：输入，PCI时钟信号；
PCIRST：输入，PCI复位信号。低电平有效时，所有ZR36067的输出引脚均为三态。ZR36067一般在PCI时钟的上升沿进入上电复位状态，其最低有效低持续时间为3个PCI时钟。
INTA：输出，PCI中断信号。
（2）数字视频总线接口（32脚）
Y[7：0]/R[7:0]：输入/输出，亮度/红色视频线。也用于对子系统销售商ID的低字节编程。
UV[7：0]/G[7:0]：输入/输出，色度/绿色视频线。也用于对子系统ID的低字节编程。
B[7：0]：输入/输出，蓝色视频线；
VCLKx2：输入，二倍频视频总线时钟；
VCLK：输入，数字视频总线时钟。用作VCLKx2的量化器时，必须与VCLKx2同步；
HSYNC：输入/输出，数字视频总线水平同步；
VSYNC：输入/输出，数字视频总线垂直同步；
FI：输入，数字视频场计数器（顶/底）；
PXEN：输出，ZR36016的像素使能输出，低有效；
RTBSY：输入，ZR36016的带状内存溢出/下溢信号，低有效；
START：输出，ZR36016的开始处理输出，高有效。
（3）辅助总线接口（25脚）
GCS[7:0]：输出，辅助总线设备的片选输出，低有效；
GADR[2:0]：输出，辅助总线设备的地址输出；
GDAT[7:0]：输出，辅助数据总线，也可用于子系统销售商ID的高字节编程；
GRD：输出，辅助总线设备的读输出，低有效；
GWR：输出，辅助总线设备的写输出，低有效；
GRDY：输入，辅助设备准备好信号，高有效；
GWS：输入，辅助设备等待状态信号；
GIRQ[1:0]：输入，正上升沿中断请求输入，通常来自一到两个辅助设备总线。
（4）编码/解码器总线接口（11脚）
CODE[7:0]：输入/输出，连接ZR36050的代码总线；
CEND：输入，来自ZR36050的场处理结束信号，低有效；
CBUSY：输出，ZR36050的FIFO代码忙信号。
（5）I2C总线接口(2脚)
SDA：输入/输出，I2C总线数据端口；
SCL：I2C总线时钟线。
（6）通用可编程输入/输出(8脚)
GPIO[7:0]：通用输入/输出引脚。
（7）测试引脚（2脚）
ENID：输入，用于IDD测试。正常操作时必须接地；
TEST：输入，测试引脚，仅用于测试模式。正常操作时必须接地。
（8）电源和地
GND：接地；
VDD：正电源（5V）
4 正Motion JPEG系统中的应用
图2是Motion JPEG附加设备板的一个应用实例，该系统使用ZR36067和ZR36060进行接口。其中ZR36067支持4个基本的JPEG操作模式，即：运动视频压缩、运动视频解压缩、静止图像压缩、静止图像解压缩。现就这四种操作模式的实际处理过程进行分析。
4.1 运动视频压缩
当YUV4：2：2视频信号和视频同步信号输入到ZR36060的视频输入口时，它同时也将这些信号传输到了ZR36067视频前端和视频解码器（用于TV监视器上显示输出），此后，ZR36067将有选择地进行视频压缩，并将视频信号转换为RGB信号，然后利用DMA方式传送给主PC显存。与此同时，ZR36060也在执行JPEG压缩，并将JPEG代码流传输给ZR36067编码/解码器前端，然后再由ZR36067通过DMA方式将压缩视频场信号传输给主机所分配的系统内存缓冲区。
4.2 运动视频解压缩
在运动视频解压缩中，ZR36067利用DMA方式并通过ZR36067编码/解码器前端将代码流从系统内存传送到ZR36060中。ZR36060对JPEG代码进行解压并将视频信号传送给视频编码器以在TV监视器上显示。同压缩模式一样，ZR36060将视频信息输出到ZR36067视频前端进行处理时，该信息也同时利用DMA方式传送到PC显存中。
4.3 静止图像压缩
在静止图像压缩模式中，主机将通过PCI总线向ZR36067逐像素写入图像位图信息。然后由ZR36067把这些像素通过自己的视频总线口传到ZR36060的视频输入口。该模式中，ZR36067可产生并驱动ZR36060所需的视频同步信号。当8条视频线全满后，ZR36060开始执行光栅-网格操作并压缩数据，同时将代码流传送到ZR36067。同运动视频压缩一样，利用DMA方式也可将代码流传送到主机内存中。
4.4 静止图像解压缩
静止图像解压缩模式下的操作同运动视频解压缩一样，也是由ZR36067利用DMA方式从系统内存中取出代码流，并用ZR36060从ZR36067中读取压缩数据，同时在解码后将解压缩视频信息送到ZR36067的视频口。最后由程序从这里逐像素读出视频信息送给系统内存。
应用中需要注意的是，静止图像解压缩也可通过下面方式来实现：即在运动视频解压缩模式下配置ZR36067，然后将解压缩视频信息传送到系统内存中一连续的缓冲区。由于该方法较静止图像解压缩模式有更快的速度，所以常被采用。
5 与ZR36060的视频接口连接
图3给出了ZR36067与ZR36060的视频接口连接图。对于该电路的四种JPEG操作模式，设计时应注意以下问题：在运动视频压缩中，输入ZR36067和ZR36060的YUV视频和同步信号均来自外部视频源，如SAA7110/7111；在运动解压缩中，同步信号可由ZR36067（在同步主控模式下）或与视频源相连的同步器来产生。此时，压缩的视频信息从ZR36060视频总线传输的ZR36067的视频口，其外部视频源的视频总线和同步信号也必须浮空；在静止图像压缩模式中，由于视频信号和同步信号来自ZR36067，因而图2中视频解码器的视频总线和同步信号也必须强制浮空；而在静止图像解压缩中，同步信号来自ZR36067，因此，压缩的视频信息可从ZR36060传送到ZR36067视频口。在该操作模式下，外部视频源的视频总线和同步信号也必须浮空。
CHEN系统的同步及其在保密通讯中的应用
基于稳定性理论,用非线性反馈的方法构造一个同步系统.用Lyapunov方法从理论上证明误差系统的零点稳定性,用Fortran程序进行了数值仿真,给出系统同步误差图,结果表明驱动系统和响应系统能够很好地达到同步.对系统的.第一个变量x(t)进行扰动,数值仿真表明在扰动下系统仍能很好地同步,说明同步系统具有抗干扰性.然后把系统应用到保密通讯中,信息信号m(t)和混沌变量x(t)相加成为混沌传输信号s(t),在接收端信息信号被有效复原,数值仿真结果表明通信方案是可行有效的.
作 者：刘勇 李明喜 LIU Yong LI Ming-xi 作者单位：刘勇,LIU Yong(江苏大学,理学院,江苏,镇江,21;盐城师范学院,数学系,江苏,盐城,224009)李明喜,LI Ming-xi(江苏大学,理学院,江苏,镇江,212013;黄石理工学院,湖北,黄石,435003)
刊 名：湖北大学学报（自然科学版） ISTIC PKU英文刊名：JOURNAL OF HUBEI UNIVERSITY（NATURAL SCIENCE EDITION） 年，卷(期)： 30(3) 分类号：O193 关键词：CHEN系统 同步 保密通讯 数值仿真 信息信号串行接口键盘控制器SK5278及其在单片机系统中的应用
摘要：SK5278是一种可管理16个按键的键盘控制器，该器件内部具有去抖动处理电路，可直接输出按键的键值编码，并采用串行方式与单片机或微处理器进行接口，使用该器件可简化单片机系统软硬件的键盘接口。文中给出了该器件的特点、管脚说明和使用方法，并以AT89C2051单片机为例给出了相应的接口电路及相应程序。关键词：键盘控制 串行接口 单片机 SK5278
对于以单片机为核心构成的智能仪器、仪表、工控设备及家用电器而言，构成人机交互的键盘接口电路是必不可少的，而相应的键盘管理软硬件设计却比较麻烦。简单的矩阵键盘存在着占用CPU软硬件资源多、响应速度慢、监控软件编制复杂等问题，专用的键盘接口器件如INTE8279、HD7219又往往具有LED数码管显示电路，如果仅使用其键盘管理功能，则存在硬件资源浪费，接口电路复杂，造价较高等问题，SK5278即是为解决上述键盘管理问题而推出的一款键盘控制芯片。
1 特点及引脚功能
SK5278是福州贝能科技有限公司推出的采用PIC内核的键盘控制器。该芯片采用4线串行接口，可与任何种类的单片机接口；它具有按键有效指示输出，可用中断方式管理键盘；其行线X0～X3与列线Y0～Y3可构成4×4键盘矩阵；SK5278的16键键盘控制器内含去抖动处理电路，因而可直接输出键值；此外，该器件的工作电源电压范围宽达4～6V；SK5278采用18脚双列直插DIP封装形式。其管脚排列如图1所示，管脚说明如表1所列。
表1 SK5278管脚说明
管脚号管脚名称管脚类型功 能
1DIOO数据输出端，读取键盘数据时，此脚在CLK上升沿输出数据2KEYO按键有效输出端，平时为低电平，当检测到有效按键时，此引脚变为高电平。读取键盘后，此引脚重新变为低电平3，14VDD 正电源4RST 复位端5VSS 电源地6～9X0～X3I矩阵键盘行线输入端10～13Y0～Y3O矩阵键盘列线输出端15OSCOO振荡输出脚，输出频率为RC振荡频率四分之一16RC 外接振荡器连接端，R=3.3kΩ,C=20pF时，振荡频率为4MHz17CSI片选端，该脚为低时，可芯片读取键盘数据18CLKI时钟输入端，读取键盘数据时，此脚电平的上升沿表示数据有效2 工作原理
SK5278可用行线X0～X3和列线Y0～Y3构成4×4矩阵键盘。同时在芯片内部可自动完成扫描、译码、去抖动处理等任务。当SK5278检测到有效的按键时，按键有效指示“KEY”引脚将从低电平变为高电平，并一直保持到按键代码被读取为止。在“KEY”为高电平期间，如果SK5278接收到“读键盘数据”命令，（即“CS”管脚变低），则输出当前按键的键盘代码，SK5278键盘代码的范围为00H-0FH。如果在接收到“读键盘数据”时没有按键按下，SK5278将输出FFH。在一次读键盘过程完成后，按键有效指示“KEY”将变为低电平。利用按键有效指示“KEY”与单片机的外部中断端相连，可完成具有中断的键盘监控功能，从而提高CPU的工作效率，(本网网收集整理)减少按键响应时间。
SK5278工作时需要外接RC振荡电路以供系统工作，RC元件的典型值为R=3.3kΩ,C=20pF，此时的.振荡频率约为4MHz，由于此振荡频率较高，故在印制电路板布线时，所有元件尤其是振荡电路的元件应尽量靠近芯片，并尽量使电路连线最短。
SK5278的RESET复位端在一般应用情况下，可以直接与正电源连接，在需要较高可靠性的情况下，可以连接外部RC复位电路，在上电或接收到RESET端的复位信号后，SK5278大约需要经过25ms的复位时间才会进入到正常工作状态。程序中应尽可能地减少CPU对SK5278的访问次数，以提高程序的效率。
值得注意的是，如果有2个键同时被按下，则SK5278只能给出其中一个按键的代码，因此SK5278不适合应用于需要2个或2个以上按键同时被按下的应用场合。如确实需要双键组合使用或组合增加键盘数量，可在单片机的某I/O脚接入一键与SK5278共同组双键键盘监控电路。
3 串行接口及时序
SK5278采用串行方式与单片机或微处理器接口，串行数据从“DIO”引脚输出，并由“CLK”端发出同步时钟脉冲。当SK5278检测到有键按下时，按键有效指示“KEY”变高，单片机检测到“KEY”信号变高后，便将片选端“CS”拉低，从而使得SK5278将取得的键盘数据在“CLK”引脚的上升沿从“DIO”脚依次送出。在单片机发出8个时钟脉冲后，即可从“DIO”端读取8位键值编码，该编码值的D7为最高位，D0为最低位，然后单片机再使片选“CS”变高，并使“KEY”端重新输出低电平，至此，读键值过程结束。SK5278的串行接口时序如图2所示。图中，T1表示从“CS”下降沿至第一个CLK上升沿的延时，典型值为15μs;T2为CLK脉冲宽度，典型值为10μs；T3为CLK脉冲时间间隔，典型值为10μs。
4 应用电路
利用SK5278串行接口占用单片机口线少及无键按下时无须CPU干预的特点，可以很容易地构成单片机的键盘接口电路，图3所示是AT89C2051单片机与SK5278构成的键盘及接口电路。图中，AT89C2051的P1.2、P1.3、P1.4口线分别与SK5278的“CS”、“CLK”、“DIO”端相连。为了提高按键的响应速度并减少单片机的干预。本方案将SK5278的按键有效指示端“KEY”与AT89C2051的外中断端INT0相连，由于INT0为低电平中断，故而加入了一级非门以使“KEY”反相后与其相连。与图3电路对应的键盘处理程序如下：
；位定义
COUNT DATA 70H
RXBUF DATA 20H
；I/O定义
DIO BIT P1.4
CS BIT P1.2
CLK BIT P1.3
；主程序
MAIN：MOV SP，#50H
MOV P1，#0FFH ；将P1口置为输入
SETB IT0 ；INT0为边沿触发
SETB PX0 ；INT0为高优先级中断
SETB EX0 ；开INT0中断
SETB EA ；CPU开中断
LCALL DL25ms ；延时25ms等待SK5278复位
；INT0键盘中断程序
INT0：LCALL RECEIVE ；读键值
MOV A，RXBUF ；键值送A
CJNE A，#00H，KEY-1 ；K0键未按下转下键
LJMP KEY0 ；K0键按下，转入相应键值处理子程序
KEY1：CJNE A，#01H，KEY-2；
LJMP KEY1 ；K1键按下，转入相应键值处理子程序
KEY2：…
……
KEY15：CJNE A，#0FH，KEYFH ；K15键未按下，中断返回
LJMP KEY15 ；KEY15键按下，转入相应键值处理程序
KEYFH：RET； 无键按下时中断返回读键盘值程序
RECEIVE：CLR CS ；读键盘数据有效
SETB DIO ；将DIO置为高电平输入状态
ACALL DL 15μs ；T1延时
MOV COUNT，#08H ；共八位数据
LOOP：SETB CLK
ACALL DL 15μs ；T2延时
MOV A，RXBUF
RL A ；数据左移一位
MOV RXBUF，A
MOV C，DIO ；读取一位数据
MOV RXBUF.0，C
CLR CLK
ACALL DL 15μs ；T3延时
DJNZ COUNT，LOOP
SETB DIO ；将DIO重置为高电平输入
ACALL DL 15μs
SETB CS ；读键盘数据无效
RET
5 结束语
应用SK5278键盘控制器可使单片机系统的人机交互键盘接口电路及监控程序变得简单容易，同时减少了对单片机软硬件资源的占用，因而该器件是构成少数单片机键盘接口电路的一种较好的选择方案。
串行接口键盘控制器SK5278及其在单片机系统中的应用
摘要：SK5278是一种可管理16个按键的键盘控制器，该器件内部具有去抖动处理电路，可直接输出按键的键值编码，并采用串行方式与单片机或微处理器进行接口，使用该器件可简化单片机系统软硬件的键盘接口。文中给出了该器件的特点、管脚说明和使用方法，并以AT89C2051单片机为例给出了相应的接口电路及相应程序。关键词：键盘控制 串行接口 单片机 SK5278
对于以单片机为核心构成的智能仪器、仪表、工控设备及家用电器而言，构成人机交互的键盘接口电路是必不可少的，而相应的`键盘管理软硬件设计却比较麻烦。简单的矩阵键盘存在着占用CPU软硬件资源多、响应速度慢、监控软件编制复杂等问题，专用的键盘接口器件如INTE8279、HD7219又往往具有LED数码管显示电路，如果仅使用其键盘管理功能，则存在硬件资源浪费，接口电路复杂，造价较高等问题，SK5278即是为解决上述键盘管理问题而推出的一款键盘控制芯片。
1 特点及引脚功能
SK5278是福州贝能科技有限公司推出的采用PIC内核的键盘控制器。该芯片采用4线串行接口，可与任何种类的单片机接口；它具有按键有效指示输出，可用中断方式管理键盘；其行线X0～X3与列线Y0～Y3可构成4×4键盘矩阵；SK5278的16键键盘控制器内含去抖动处理电路，因而可直接输出键值；此外，该器件的工作电源电压范围宽达4～6V；SK5278采用18脚双列直插DIP封装形式。其管脚排列如图1所示，管脚说明如表1所列。
表1 SK5278管脚说明
管脚号管脚名称管脚类型功 能
1DIOO数据输出端，读取键盘数据时，此脚在CLK上升沿输出数据2KEYO按键有效输出端，平时为低电平，当检测到有效按键时，此引脚变为高电平。读取键盘后，此引脚重新变为低电平3，14VDD 正电源4RST 复位端5VSS 电源地6～9X0～X3I矩阵键盘行线输入端[1] [2] [3] [4]
媒体PCI控制器ZR36067及其在MJPEG系统中的应用论文
摘要：ZR36067是ZORAN公司推出的一款多媒体PCI总线控制器，多媒体PCI控制器ZR36067及其在MJPEG系统中的应用。文中详细介绍了ZR36076的特点、内部结构及引脚功能。给出了ZR36067在运动JPEG系统中的一个应用实例，详细介绍了该系统的工作原理，最后给出了ZR36067与ZR36060的视频接口连接方法。
关键词：多媒体控制器 PCI总线 运动JPEG ZR36067
概述
作为PCI适配器，ZR36067是专为PCI系统上的多媒体应用而设计的。它支持系统内存与JPEG、MPEG处理器之间的.高速率代码（压缩数据流）传输。同时，ZR36067还可捕捉数字视频（如解压缩的MJPEG、MPEG或视频解码器输出），并可在图形显示内存中产生缩放视频窗口。因此，利用ZR36067可通过软件控制众多的非PCI多媒体设备。具体如下：
（1）Motion JPEG编码/解码器 - ZR36050+ ZR36016，ZR36060；
（2）音频编码/解码器；
（3）MPEG和DVD解码器ZR36110以及ZR36700；
（4）I2C设备，如视频解码器、视频编码器等；
作为总线主控器件，通过ZR36067可将数据（如JPEG压缩数据）写入系统内存或从内存读出数据，并将数字视频像素写入图形显示内存中，电子通信论文《多媒体PCI控制器ZR36067及其在MJPEG系统中的应用》。而作为总线目标，ZR36067可将主机存取映射到微控制器的8bit辅助总线（Guest Bus）。
ZR36067有一个特殊的“静态传输”口，主程序可通过它在系统内存和视频总线之间读写数字化视频信息（RGB像素）。该通道使得高速传输的静态图像能够通过JPEG芯片组压缩或解压缩。
ZR36067多媒体控制器主要用于高质量视/音频捕捉/回放和PCI系统编辑板、使用辅助PCI总线的多媒体/图形子系统、带多媒体功能的PCI主板以及PowerPC和Macintosh PCI系统的JPEG/MPEG1解决方案等。
ZR36067的主要功能特点如下：
●具有与PCI总线的无缝接口（兼容PCI2.1）；
●具有与JPEG解码器（ZR36060，ZR36050+ ZR36016）、MPEG1和DVD解码器（ZR36110，ZR36700）、视频解码器、视频编码之间的最小接口；
●可实现压缩数据的双向DMA传输，速率接近11Mbytes/s；
●可进行视频和掩码信息的DMA传输；
●支持快速静态图像的压缩和解压缩；
●具有在片像素精确掩码功能；
●YUV-RGB转换器，可通过错误扩散降低量化噪声；
