基于模糊控制的迟早门同步器及其FPGA实现

2023-02-23 08:16:02| 收藏本文下载本文作者：冻冻茶冰冻

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篇1：基于模糊控制的迟早门同步器及其FPGA实现

基于模糊控制的迟早门同步器及其FPGA实现

摘要：介绍了迟早门同步器的基本工作原理，提出了在迟早门同步器中引入模糊逻辑控制获得较小相位抖动的方法，给出了迟早门同步器在FPGA上的具体实现。

关键词：符号同步模糊控制 FPGA

在数字通信系统中，必须以符号速率对解调器的输出进行周期性地采样。为此，接收器需要一个采样时钟信号，这个时钟信号的频率和符号速率相等，相位则必须保证采样时刻是最佳的。在接收器中获得这个采样时钟的过程被称为符号同步或符号定时恢复。迟早门（Early－late Gate）是实现符号同步的重要方法之一，广泛运用于各种数字通信系统中。本文提出的基于模糊控制的迟早门与传统的迟早门相比，具有同步速度快、过冲小、相位抖动小等优点。在其FPGA实现中，采用了离线计算实时查表控制的方法，并针对实际应用的情况，将控制表转化为逻辑方程，进一步简化了电路。

1 迟早门简介

一阶闭环平衡双积分型迟早门结构如图1所示。

(本网网收集整理)

早门累加器和迟门累加器分别在两个连续的半符号周期内对输入数据的采样值进行累加，即计算前半符号周期和后半符号周期内接收到的信号的能量，它们与一个减法器共同构成了相位检测器。为了保证相位检测的有效性，采样时钟的频率必须是符号速率的偶数倍，一般至少要为8倍。如果接收到的信号为连续的0或1，那么相位误差Δe为零；如果接收到的信号中0、1交替出现，那么相位误差Δe可能不为零。误差累加器和比较器构成了一阶低通环路滤波器，相位误差累加值与一个门限值比较，产生的差值控制本地生成的数据时钟相位。相位误差累加值的符号决定数据时钟的相位是前移还是后移，每次相位调整的幅度是固定的，调整的门限值也是固定的。控制逻辑根据本地生成的数据时钟决定早门累加器、迟门累加器和误差累加器的工作时序。

若迟早门的采样周期为Ts，数控振荡器的调整幅度为d，则由于迟早门相位调整造成的接收数据时钟的相位抖动为d・Ts。如果调整幅度d较大，则数据时钟可以很快地同步上，但是相位抖动就会比较大。如果调整幅度d较小，则相位抖动较小，但是数据时钟可能需要较长的时间获得同步。

2 迟早门的模糊控制设计

同步速度和相位抖动是制约迟早门性能得以提高的主要因素。为了实现较小相位抖动要求下的快速同步，可以采用自适应技术，在相位捕捉阶段使用较大的调整幅度，在相位跟踪阶段使用较小的调整幅度。本文提出了一种基于模糊控制的方法，同样可以达到自适应的效果，而且鲁棒性好、易于实现。

基于模糊控制的平衡双积分型迟早门结构如图2所示。

在结构上，基于模糊控制的迟早门用两个相位误差寄存器取代了传统迟早门的相位误差累加器，用一个两输入、单输出的模糊控制器取代了传统迟早门的简单比较器。该模糊控制器的输入为相位误差累加值的'当前值Δe（n）和前一次计算值Δe（n－1），输出为数控振荡器的调整幅度值d。用三角形隶属度函数将输入变量Δe模糊分割为负大（NB）、负小（NS）、零（ZR）、正小（PS）、正大（PB）五种取值，模糊分割的图形表示如图3所示。输出变量d被模糊分割为负大（NB）、负中?NM?、负小（NS）、零（ZR）、正小（PS）、正中?PM?、正大（PB）七种取值，模糊分割的图形表示如图4所示。

模糊控制器的控制规则表如表1所示。

表1 模糊控制规则表相位误差Δe(n-1)

相位误差Δe(n)DCO调整幅度dNBNSZRPSPBNBPBPBPMPMPSNSPBPMPMPSPSZRPMPSZRNSNMPSNSNSNMNMNBPBNSNMNMNBNB

由于模糊控制器输入变量模糊分割的相邻两个取值具有50％的交叠，所以除个别点（0、±a／2、±a）以外的精确输入值都对应两条控制规则。模糊控制器输出变量的清晰化采用重心法。

3 模糊控制迟早门的FPGA实现

在实际运用中，需要对接收到的1Mbps高斯最小频移键控（Gauss－MSK）信号进行符号同步，这就要求模糊控制单元的推理速度至少为1M FLIPS?Fuzzy Logical Inferences per Second?。显然，对这样的推理速度指标，用软件在一般的通用处理器上是很难实现的。因此，模糊控制迟早门必须使用硬件来实现。FPGA是一种廉价的半定制大规模集成电路，它的开发工具可以在PC机上运行。FPGA具有密度高、结构灵活、设计时间短和可编程等优点，非常适合用于模糊迟早门的硬件验证。

一个典型的模糊控制器通常由包含控制规则的知识库、模糊推理单元以及与外部接口的模糊化单元、清晰化单元组成。自1985年以来人们在模糊控制器的硬件实现方面已经做了很多工作，用数字电路实现模糊控制器已经有非常成熟的设计方案。这些方案将模糊控制器的四个基本单元用数字电路一一实现，模糊推理速度也可以达到1M FLIPS以上。但是在模糊控制迟早门中，模糊控制器只是其中的一部分，迟早门也只是整个接收机中的一个单元。如果采用通用的设计方案，最后实现的模糊控制迟早门占用FPGA的逻辑单元必然很多，致使整个接收机占用的芯片面积很大，而且模糊控制器在迟早门中的功能比较单一，无法实现复用。因此，模糊控制迟早门中的模糊控制器不适于用通常的设计方案。为了减小占用的芯片面积，模糊控制器采用了如下的设计思路：首先，确定输入输出精确量的比特数；然后离线计算模糊控制表，即获得一张输入输出精确量之间的真值表；最后，将这张真值表化简为逻辑方程。这样，模糊控制器就可以用简单的组合逻辑来实现。获得逻辑方程后，可以用硬件描述语言编写程序，然后在FPGA开发系统中对编好的程序和描述迟早门其它部分的程序进行编译。如果编译成功，FPGA开发系统会生成一个FPGA芯片的配置文件，将这个配置文件通过配置电缆下载到芯片里，就能最终得到一个实现模糊控制迟早门的芯片。

基于模糊控制的迟早门已经在Altera公司的EP20KE200EFC484－2X芯片上得到了成功验证，并运用到Bluetooth基带处理器中。Bluetooth每个基带数据帧头部只有4个供同步用的比特，也就是说，基于模糊控制的迟早门可以在4个比特的时间内实现同步，无需增加额外的同步比特。

基于模糊控制的迟早门由于在控制回路中引入了模糊逻辑，从而在迟早门的同步速度和相位抖动之间取得了很好的折衷，其性能要明显优于传统的迟早门。在模糊控制迟早门的FPGA实现中采用了离线计算和将控制表转化成逻辑方程的方案，在不影响模糊控制功能的情况下尽可能地降低了由于引入模糊控制而导致的硬件逻辑资源的增加。

篇2：基于FPGA的α-β滤波器的实现

基于FPGA的α-β滤波器的实现

目标航迹滤波算法的实现通常是在PC机上通过软件实现滤波,滤波等待时间为毫秒级,且需要的设备量体积大.为了缩短滤波等待时间,减小设备体积,以工程实现为目标,以经典航迹滤波算法为基础,提出了一种新的'算法硬件解决方案.目标航迹滤波由嵌入式DSP实现,再通过FPGA局部总线实时上传.经实践验证该方法实现的目标航迹滤波在系统时钟为40MHz的情况下,DSP滤波网络等待时间仅为1.475μs.

作者：郑希王和明 ZHENG Xi WANG Heming 作者单位：空军工程大学导弹学院,陕西三原,713800 刊名：电光与控制 ISTIC PKU英文刊名：ELECTRONICS OPTICS & CONTROL 年，卷(期)： 17(4) 分类号：V271.4 TN713 关键词：数字信号处理 FPGA 高速α-β滤波 IIR

篇3：用PowerPC860实现FPGA配置

用PowerPC860实现FPGA配置

摘要：介绍如何用PowerPC860（MPC860）进行FPGA（Xilinx的Virtex-II系列）的配置；给出进行FPGA配置所需的详细时序图和原理图。本配置基本原理对其它FPGA的配置也适用。

关键词：PowerPC860FPGAXilinx

1概述

MPC860是基于PowerPC结构的通信控制器。它不仅是集成的微处理器，而且将很多外设的功能也集成在一起。MPC860具有存储控制器，其存储控制器的功能很强，可以支持各种存储器，包括各种新型的DRAM和Flash，并可以实现与存储器的无缝接口；而且使用嵌入式操作系统VxWorks和开发环境Tornado开发非常方便。

本设计中用1片IntelW28F1283A150Flash作为BootFlash对MPC860进行加电配置，其多余的存储空间完全可以存放下FPGA所需的配置文件。加电复位、系统启动后，由MPC860处理机与EPLD配合，控制FPGA配置文件的下载过程，完成对FPGA的配置。使用MPC860可以对FPGA十分方便地进行配置，甚至可以通过MPC860的网络功能对FPGA进行远程配置，节省了因采用专用配置芯片所耗费的电路板及其成本。本文主要介绍如何用MPC860对Xilinx公司的VirtexII系列的FPGA进行配置，其原理同样适用于别的FPGA芯片（包括Altera公司）。

2XilinxFPGA的配置方式

本设计中FPGA采用Xilinx公司Virtex-II系列蝗XC2V4000，其配置文件的下载模式有5种：主串模式（masterserial）、从串模式（slaveserial）、主并模式（masterselectMAP）、从并模式（slaveselectMAP）、JTAG械。其中，JTAG模式在开发调试阶段使用。本设计将JTAG口直接做在信号处理板上，便于开发设计阶段的调试。

参考Xilinx公司的有关文档，比较其余4种下载模式，可将其分为串行下载方式和并行下载方式。串行下载方式和并行下载方式都有主、从2种模式。主、从模式的最大区别在于：主模式的下载同步时钟（CCLK）由FPGA提供；从模式的下载同步时钟（CCLK）由外部时钟源或者外部控制信号提供。主模式对下载时序的要求比从模式严格得多。因此从处理机易于控制下载过程的角度，选择使用从串模式或从并模式。本设计采用从串模式进行FPGA配置，以减少占用MPC860的资源。

用MPC860对FPGA进行配置，实质上就是用MPC860和EPLD来仿真JTAG接口的下载时序，完成对FPGA的下载。JTAG的有效引脚只有5个，分别是nConfig（PROG_B）、nStatus（INIT_B）、Conf_Done（DONE）、DClk(CCLK)、Data0(DIN)。其中nConfig用于使FPGA进行到下载状态，nStatus时不否出现CRC校验错误，Conf_Done用于表示下载完成，而DC1k的Data则是用于在下载时产生时钟和数据位的。每一个CD1k时钟周期写入1个bit数据（括号中标注为Xilinx的.FPGA对该功能的称呼）。

表1所列为下载信号定义。

表1下载信号定义

引脚方向（对FPGA）说明Data0输入数据引脚DClk输入同步时钟，由外部时钟源或控制信号提供NConfig输入异步复位引脚，用于异步复位配置逻辑Conf_Done输出配置状态nStatus输出下载状态

3从串模式的配置信号和下载时序

（1）启动下载时序

在nConfig引脚上产生1个超过2μs的低脉冲，等待nStatus回应1个低脉冲以及Conf_Done。变低。这时候表明FPGA已经进入到了下载状态，等待至少5μs以后就可以开始下载了。

（2）下载时序

从串下载模式的下载时序如图1的所示。

在Data0上逐位地产生要下载的数据，同时在DC1k上产生时钟。数据必须在时钟的上升沿之间50ns有效，时钟高电平和低电平的时钟都不能小于80ns。这一过程一直持续到全部数据下载完成。在下载过程中可以出现相对较少时间的等待状态，而不会中断下载进程。如果发生错误，nStatus将被拉低，FPGA退出操作，必须重算1～3步骤。

（3）结束下载

在数据都下载完成以后，需要继续给FPGA提供若干的时钟，时钟要至少等到Conf_Done变高为止。

（4）启动器件

Conf_Done被释放，被外部拉高。

MPC860处理机控制从串下载模式的信号连接示意如图2所示。

4MPC860下载模式的软件（状态机）设计

MPC860下载模式的状态机的实现是由PCM860处理器和EPLD协同来完成的。MPC860通过写入Sc_Dnld_Req（1..0）来控制状态机的下一个状态，通过判断EPLD中寄存器Sc_Dnld_Con(3..0)的内容来决定流程的跳转。

图3中状态req=“x”代表向EPLD的寄存器Sc_Dnld_Req写入数据“xx”。

其中，Sc_Dnld_Req(1downto0)使MPC860通过这个寄存器向EPLD发出指令，控制下载过程：

10――通知EPLD作好向FPGA发nconfig的准备工作；

11――通知EPLD开始向FPGA发出nconfig命令；

00――通知EPLD作好向FPGA下载数据的准备工作；

01――通知EPLD开始向FPGA逐位下载1个字节的数据。

如果下载过程顺序的话，第1、第2步只需在每次下载数据前进行1次，第3、第4步是每下载1个字节数据都要进行的步骤（每次写入下载数据的操作在第3步之前进行，且新数据要写入专门的寄存器Sd_Data_Byte（7downto0））。

Sd_Data_Byte（7downto0））是下载数据缓存。

Sc_Dnld_Con(3downto0)是4bit的只读寄存器。860通过查询这个寄存器的内容判断目标FPGA的当前下载状态，以决定应该发出什么样的指令。其各位代表的意义如下所述：

①Sc_Dnld_Con(3)――为0时表示不可以发送新数据到EPLD，为1时允许发送数据；

②Sc_Dnld_Con(2)――为0时表示工作正常，为1时表示下载过程中断；

③Sc_Dnld_Con(1)――目标FPGA返回的nstatus信号；

④Sc_Dnld_Con(0)――目标FPGA返回的conf_done信号。

结束语

MPC860有强大的资源，可以在外围电路不复杂的情况下实现Xilinx公司的FPGA的配置程序下载。本设计经过实际调试，已成功地用于所开发的数字通信信号处理板上，效果良好。

篇4：模糊控制小论文

模糊控制小论文

电烤箱的模糊控制

电烤箱的模糊控制系统的设计是一个开环的模糊决策过程，模糊控制按一下步骤进行。

1确定模糊控制器的结构

选用两输入单输出模糊控制器。控制器的输入为被加热食物的温度和质量，输出为加热时间。

2定义输入,输出模糊集

将食物的温度分为3个模糊集:SD（温度低），MD（温度中），LD（温度高），将食物的质量分为3个模糊集：NG（质量小）MG（质量中）LG（质量大）；将加热时间分为5个模糊集：VS（很短），S（短），M（中等），L（长），VL（很长）。

3定义隶属函数

选用如下三角形隶属函数可实现温度的模糊化。

?uSD??50?x?/50?

x/50??

u温度=?uMD??

?(100?x)/50?

?u?(x?50)/50?LD

0?x?500?x?50

单位：℃

50?x?10050?x?100

选用如下三角形隶属函数可实现质量的模糊化。

?uNG??500?y?/500?

y/500??

u质量=?uMG??

?(1000?y)/500?

?u?(y?500)/500?LG

0?y?5000?y?50050?y?100050?y?1000

单位：g

选用如下三角形隶属函数可实现加热时间的模糊化。

?uVS?(10?z)/100?z?10?

z/100?z?10?u????S?(25?z)/1510?z?25

?(z?10)/1510?x?25?

u加热时间=?uM??

(40?z)/1525?z?40??

?25?z?40?(z?25)/15?uL??

40?z?60??(60?z)/20

?40?z?60?uVL?(z?40)/20

4建立模糊控制规则

根据人的'操作经验设计模糊规则，模糊规则设计的标准为：“温度越高，质量越大，加热时间越长”；“温度适中，质量适中，加热时间适中”，“温度越低，质量越小，加热时间越短”。

5建立模糊控制表

根据模糊规则的设计标准建立模糊规则表，见表1-1。

表1-1 电烤箱的模糊控制规则表

6模糊推理

模糊推理分一下几步（1）规则匹配

假定当前传感器测得的信息为：x(温度)=60，y(质量)=700，分别代入隶属函数求隶属度为：

uSD(60)?0，uMD(60)?4/5，uLD(60)?1/5 uNG(700)?0，uMG(700)?3/5，uLG(700)?2/5 可得到4条相匹配的模糊规则如下表

表1-2 模糊推理结果

(2)由上表1-2可知，被触发的规则有4条，即

Rule 1: IF x is MD and y is MG THEN z is M Rule 2: IF x is MD and y is LG THEN z is L Rule 3: IF x is LD and y is MG THEN z is L Rule 4: IF x is LD and y is LG THEN z is VL

(3)规则前提推理

在同一条规则内，前提之间通过“与”的关系得到规则结论。前提的可信度之间通过取小运算，由表可得到每一条规则总前提的可信度为

规则1 前提的可信度为：min（4/5,3/5）=3/5 规则2 前提的可信度为：min（4/5,2/5）=2/5 规则3 前提的可信度为：min（1/5,3/5）=1/5 规则4 前提的可信度为：min（1/5,2/5）=1/5

表1-3 模糊控制小论文规则前提可信度表

（4）将上述两个表进行“与”运算

得到每条规则总的可信度输出，见表1-4。

（5）模糊系统总的输出

模糊系统总的可信度为各条规则可信度推理结果的并集，即

uagg(z)?max?min(3/5,uM(z)),min(2/5,uL(z)),min(1/5,uL(z)),min(1/5,uVL(z))?

=max?min(3/5,uM(z)),

min(2/5,uL(z)),

min(1/5,uVL(z))?